JPH02211711A - 自己保持回路及び前記自己保持回路を用いた順序判別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はセットとリセットの二つの安定状態を入力信号
がなくなった後も保持している自己保持回路及び前記自
己保持回路を用いた順序判別回路に関する。

〈従来の技術〉 従来からセット入力信号によって得られた出力信号自身
により、動作回路を作った後、セット入力信号を除いて
も継続して動作すると共に、リセット入力信号を与える
と復帰し、このリセット入力信号を除いても復帰したま
まとなる、所謂自己保持回路は種々存在する。

例えば、第５図（Ａ）に示すように、セット入力信号ｘ
１と、この回路の出力ＡをＯＲゲート５０の入力とし、
そのＯＲゲート５０の出力とリセット入力信号ｘ２のＮ
ＯＴＯＲゲート５０力をＡＮＤゲート５２の入力とし、
前記ＡＮＤゲート５２の出力Ａを入力側に戻してやるよ
うな回路によって自己保持回路が構成される。

前記回路にあってはセット入力信号ｘ１を入力すると出
力ＡはＨレベルとなり、その入力信号Ｘ１がなくなって
もＨレベルを保持する。一方、リセット入力信号ｘ２を
入力した場合には、前記Ｈレベルが解除され、出力Ａは
Ｌレベルとなり、その後すセット入力信号ｘｔがなくな
ってもＬレベルを保持する。

前記のような自己保持回路は機器のリレー等を作動させ
るためのスイッチ回路としてよく使われている。

また第５図（Ｂ）に示すように、よく知られているＲＳ
フリップ・フロップも自己保持回路の一種として使用さ
れる。

〈発明が解決しようとする課題〉 従来の自己保持回路にあっては、例えば第５図（Ａ）の
回路の場合にはＯＲゲート５０、ＮＯＴゲー）５１　Ａ
ＮＤゲート５２の三個のゲートを必要とし、また第５図
（Ｂ）のＲＳフリップ・フロップの場合も二個のＮＡＮ
Ｄゲー）５３．５４を必要とするために部品点数が多く
なり、コストダウンを図る上での課題となっていた。こ
れらは例えば順序判別回路の如（自己保持回路を多く使
用する場合に特に問題となる。

本発明の目的は従来の前記課題を解決し、必要最小限の
ゲートによって構成し得る自己保持回路及び前記自己保
持回路を用いた順序判別回路を提供することにある。

〈課題を解決するための手段〉 前記課題を解決するための本発明に係る代表的な手段は
、セット時にＨレベルの信号を入力し、リセット時にＬ
レベルの信号を入力するＡＮＤゲートを備え、前記ＡＮ
Ｄゲートの出力を該Ａ　Ｎ　Ｄゲートの入力に帰還する
ことを特徴としでなる。

また前記自己保持回路を組み合わせて順序判別回路を構
成したことを特徴としてなる。

〈作用〉 前記手段によれば、セット時にはセット入力信号によっ
てＡＮＤゲートの出力がＨレベルとなり、リセット時に
はリセット入力信号によって前記出力がＬレベルとなる
。そして前記各出力レベルはＡＮＤゲートの入力となる
ため、各スイッチからの入力信号がなくなった後もＡＮ
Ｄゲートの出力を自己保持するものである。

また前記自己保持回路を用いた順序判別回路にあっては
、前段ＡＮＤゲートの出力を入力とすると共に、セット
スイッチからの信号を入力するために、前段のＡＮＤゲ
ートの出力がＨレベルの場合のみ次段へＨレベルを伝達
するようになる。従って、セットスイッチが設定された
順にオンされた場合のみ回路が動作するものである。

〈実施例〉 次に前記手段を適用した本発明に係る一実施例を説明す
る。

〔第一実施例〕

第１図は第一実施例に係る自己保持回路を示したもので
ある。その構成を説明すると、電源■。。

に自動復帰動作型のａ接点よりなるセットスイッチＳ、
に接続され、このスイッチＳｌｌはダイオードＤ、を介
してＡＮＤゲートＧ、の入力端に接続されている。この
ＡＮＤゲートＧ、は２入力端が相互に接続されており、
同一信号を入力するようになっている。

また前記ＡＮＤゲートＧ８の出力はダイオードＤ、を介
して出力端Ａに出力されるように構成されている。更に
前記ＡＮＤゲー１−Ｇ、の出力端はダイオードＤゎを介
して前記入力端に接続されており、ＡＮＤゲートＧ、の
出力を入力するようになっている。

一方、前記ＡＮＤゲートＧ、の入力端には自動復帰動作
型のａ接点よりなるリセットスイッチＳ。

が接続され、このスイッチＳｈがアースに接続されてい
る。またＡＮＤゲートＧ、の入力端にばプルダウンのた
めの抵抗Ｒ１が接続され、これによって自己保持回路が
構成されている。

ここで前記自己保持回路の動作を説明すると、先ずセッ
トスイッチＳ１及びリセットスイッチＳ。

が共にオフのときは、ＡＮＤゲートＧ、の出力はＬレベ
ルである。前記状態で次にセットスイッチＳ、をオンす
るとＡＮＤゲートＧ、の入力が共にＨレベルとなって、
出力端ＡにＨレベルが出力される。このとき前記Ｈレベ
ルの出力がダイオードＤＣを介してＡＮＤゲートＧ、の
入力となるために、前記セットスイッチＳ、が復帰（オ
フ）しても前記ゲートＧ、からの出力端ＡはＨレベルを
保持する。

次に前記状態からリセットスイッチＳｂをオンすると、
ＡＮＤゲートＧ、の入力が共にＬレベルとなり、該ゲー
トＧ、の出力もＬレベルとなる。

尚、このときも前記と同様にＡＮＤゲートＧ、のしレベ
ル出力が該ゲートＧＩｌの入力となるために、前記リセ
ットスイッチＳｈが復帰（オフ）しても出力端Ａの出力
はＬレベルを保持する。

即ち、前記回路にあってはセットスイッチＳ。

をオンすると出力端ＡはＨレベルとなってセットスイッ
チＳ１をオフしてもＨレベルを保持し、リセットスイッ
チＳ、をオンすると出力端ＡはＬレベルとなってリセッ
トスイッチＳ、をオフした後も前記状態を保持する。こ
れにより、１個のＡＮＤゲートによって自己保持回路が
構成されるものである。

次に前記自己保持回路を用いてリレー等の負荷をオン、
オフする回路の一例を第２図に示す。

第２図に於いて、前述した自己保持回路の出力端Ａを電
界効果トランジスタＴｒ＋（以下ｒＦＥＴＪという）の
ゲートに接続し、前記自己保持回路の出力信号が前記Ｆ
ＥＴのゲートへ入力するように構成している。また前記
ＦＥＴのソースはバイアス抵抗Ｒ３を介してトランジス
タＴｒｙのベースに接続され、このトランジスタＴｒｚ
のコレクタと電源ＶＢ２間にはリレー等の負荷Ｚが接続
されている。

尚、第２図中、Ｒ８はＦＥＴのゲートに逆バイアスを印
加するためのソース抵抗であり、Ｒ，は前記ソース抵抗
Ｒ８で生じたバイアス電圧をゲートに伝えるための高抵
抗値を有する入力抵抗である。

前記回路に於いて、セントスインチＳ、をオンすると、
前述した如く出力端Ａの出力がＨレベルとなってＦＥＴ
がオンし、これによってトランジスタＴｒｚがオンする
。従って、前記負荷Ｚが作動状態となる。この状態は前
記セットスイッチＳ。

をオフしても、出力端ＡがＨレベルを保持するために作
動状態を維持し続けるものである。

次に前記作動状態に於いて、リセットスイッチＳ、をオ
ンすると、出力端Ａの出力がＬレベルとなってＦＥＴが
オフし、トランジスタＴｒｚもオフする。°従って、前
記負荷Ｚの作動状態は解除される。この作動解除状態も
前記と同様に、リセットスイッチＳ１をオフしπも出力
端ＡがＬレベルを保持するために前記作動解除状態は維
持される。

即ち、前記負荷Ｚの作動及び作動解除をセットスイッチ
Ｓ、及びリセットスイッチＳ、のオン、オフによって変
換出来るものである。

次に前記自己保持回路を電子錠の順序判別回路に適用し
た場合の実施例について、第３図を用いて説明する。

第３図に於いて、Ｓ　ｌ””　Ｓ　ａは一定の信号を入
力するとオンする自動復帰ａ接点よりなるスイッチであ
って、この回路は前記スイッチがＳＩ→Ｓ、−Ｓ、−８
４の順でオンしたときに後述するリレーが作動する如く
構成されている。

その構成を説明すると、前記スイッチＳ１はダイオード
Ｄ１を介して第１段のＡＮＤゲートＧ１の入力端Ｔ１に
接続されている。このＡＮＤゲートＧ１の２入力端Ｔ１
は相互に接続され、共に前記スイッチＳ。

からの信号を入力するようになっている。また前記ＡＮ
ＤゲートＧＩの出力端Ｔ２は、ダイオードＤ２を介して
前記ＡＮＤゲートＧＩの入力端Ｔ、に接続されると共に
、ダイオードＤ、を介して第２段のＡＮＤゲートＧ８の
入力端Ｔ、に接続されている。

前記の如く出力端Ｔ２を入力端Ｔ１に接続することで、
前述した実施例と同様の自己保持回路を構成し、ＡＮＤ
ゲートＧ、の入力を自己保持するようになっている。

次にスイッチＳ２はダイオードＤ４を介して前記第２段
のＡＮＤゲートＧ！の入力端Ｔ４に接続され、該ＡＮＤ
ゲー）Ｇ２の出力端Ｔ、は、ダイオードＤ、を介して前
記入力端Ｔ４に接続されると共に、ダイオードＤ、を介
して第３段のＡＮＤゲートＧ、の入力端Ｔ６に接続され
ている。

同様にしてスイッチＳ、はダイオードＤ７を介して第３
段のＡＮＤゲートＧ、の入力端Ｔ、に接続され、ＩＡＮ
Ｄゲー）Ｇ３の出力端Ｔ、は、ダイオードＤ、を介して
前記入力端Ｔ、に接続されると共に、ダイオードＤ、を
介して第４段のＡＮＤゲートＧ４の入力端Ｔ、に接続さ
れている。

更にスイッチＳ４はダイオードＤ１゜を介して第４段の
ＡＮＤゲー）Ｇ４の入力端Ｔ、。に接続され、該ＡＮＤ
ゲー）ＧＪの出力端Ｔ１１　はダイオードＤ１１　を介
して前記入力端ｔｈｅに接続されると共に、ダイオード
Ｄｌ！を介してＦＥＴのゲートに接続されている。

更に前記各ＡＮＤゲートＧ＋、　Ｇｚ、　ｈ、　Ｇａの
各入力端とアース間には夫々抵抗Ｒ，−Ｒｆｆが接続さ
れると共に、各ゲートＧ１．　Ｇｔ、　Ｇｓ、　Ｇａの
出力を帰還する入力端とアース間には夫々コンデンサＣ
１〜Ｃ１が接続されている。この抵抗はプルダウン抵抗
であり、コンデンサは各セットスイッチを投入時の接点
チャタリングにより発生するノイズを除去するためのも
のである。

第３図中、ＦＥＴ及びトランジスタＴｒｔは第２図の回
路と同様に負荷となる電磁コイルＸ、を動作させるため
のものであり、前記順序判別回路の出力信号が前記ＦＥ
Ｔのゲートへ入力するようになっている。

従って、前記ＦＥＴのゲートに信号を入力すると、トラ
ンジスタＴｒｙがオンして電磁コイルＸ。

が励磁してリレーＸａをオンさせるようになっている。

前記第３図に示す回路にあつては、スイッチｓ１をオン
すると、第１段のＡＮＤゲートＧ、の出力がＨレベルと
なり、第２段のＡＮＤゲートＧｔの入力端子、はＨレベ
ルを入力する。また前記ＡＮＤゲートＧｌは前記Ｈレベ
ルを入力端？＋に帰還するために、スイッチＳ１が復帰
（オフ）しても前記出力を自己保持する。

次にスイッチＳ、をオンすると、第２段のＡＮＤゲート
Ｇよの入力端Ｔ４がＨレベルを入力するために、ＨＡＮ
ＤゲートＧｔの出力がＨレベルとなり、第３段のＡＮＤ
ゲー）Ｇ３の入力端Ｔ＆はＨレベルを入力する。また前
記ＡＮＤゲートＧ２も第１段のゲートと同様に出力を入
力端Ｔ４に帰還することによりスイッチＳ、が復帰（オ
フ）した後も前記出力レベルを自己保持する。

次にスイッチＳ３をオンすると、前記の場合と同様に第
３段のＡＮＤゲートＧ、の入力端Ｔ、がＨレベルを入力
するために、ＡＮＤゲー）Ｇ３の出力がＨレベルとなり
、第４段のＡＮＤゲートＧ４の入力端Ｔ、はＨレベルを
入力すると共に、該出力レベルヲ入力端Ｔ、に帰還して
スイッチＳ、が復帰（オフ）した後も前記出力レベルを
自己保持する。

そして最後にスイッチＳ４をオンすると、第４段のＡＮ
ＤゲートＧａの入力端子、。がＨレベルを入力するので
、ＡＮＤゲートＧ４の出力がＨレベルとなり、これをＦ
ＥＴのゲートに出力すると共に、該出力レベルを入力端
Ｔ１゜に帰還して前記出力レベルを自己保持する。

前記の如くしてスイッチＳ１〜Ｓ４を順にオンすると、
ＦＥＴのゲートにＨレベルの信号が入り、ＦＥＴ及びト
ランジスタＴｒｙがオンし、これによって電磁コイルＸ
、が励磁され、リレーＸえが作動する。そして各ゲート
６１〜Ｇ４は各スイッチが復帰（オフ）した後も前記出
力レベルを自己保持しているために、電磁コイルｘ１は
励磁した状態を維持する。

次に前記電磁コイルＸ、の励磁を解除するには図示しな
い自動復帰動作型す接点よりなるリセットスイッチを一
旦オフすることにより、回路全体の電源Ｖｌｌ１１の供
給を一旦中断することにより行う。

一方、前記スイッチをオンする順序が異なると、前記電
磁コイルＸ、は励磁しない。

これを例えば、スイッチがＳ、−５，−８！−８４の順
でオンした場合で説明する。先ずスイッチＳ、がオンし
たときは前述した場合と同様に、ＡＮＤゲー）Ｇｔの出
力がＨレベルとなる。次にスイッチＳ、がオンすると、
ＡＮＤゲートＧｓの入力端Ｔ、はＨレベルとなるが、第
２段のＡＮＤゲートＧ、の出力がＬレベルであるために
、第３段のＡＮＤゲートＧ、の出力はＬレベルとなる。

従って、前記スイッチＳ３が復帰（オフ）した後にスイ
ッチＳｔをオンしても、第３段のＡＮＤゲートＧ、の出
力はＬレベルのままである。

そのため、その後スイッチＳ４をオンしても第４段のＡ
ＮＤゲートＧ４の出力はＬレベルとなり、トランジスタ
Ｔｒｚはオンしないため、電磁コイルＸ。

は励磁しない。即ち、スイッチ８１〜Ｓ４が順にオンし
ない限り電磁コイルＸ、が作動しないものである。

前述した如（、本実施例に係る自己保持回路を用いると
、例えば４個のＡＮＤゲートによって４段階の順序判別
回路を構成することが出来、部品点数を減らすことが出
来るものである。

〔第二実施例］ 次に１個のＡＮＤゲートを用いた自己保持回路の他の実
施例を説明する。

第４回は第二実施例に係る自己保持回路を示したもので
ある。その構成を説明すると、電源■。

に自動復帰型のａ接点よりなるセントスイッチＳ３が接
続され、このスイッチＳｃはダイオードＤ４を介してＡ
ＮＤゲートＧｂの一方の入力＠Ｔ、に接続されている。

更に前記ゲートＧｂの入力端Ｔ１は自動復帰型のｂ接点
よりなるリセットスイッチＳ、を介して該ゲートＣ５の
他方の入力端Ｔ１に接続されている。従って、前記ＡＮ
ＤゲートＧ。

の２入力端Ｔ、、Ｔ、は前記リセットスイッチがオン状
態にあっては同一信号を入力するようになっている。

また前記ＡＮＤゲートＧｋの出力はダイオードＤ、を介
して出力端Ａに出力されるように構成されている。更に
前記ＡＮＤゲートＧｂの出力端はダイオードＤｒを介し
て前記入力端Ｔ、に接続されており、ＡＮＤゲートＧｈ
の出力を入力するようになっている。

尚、入力端Ｔ、とアース間、及び入力端Ｔ、とアース間
には夫々プルダウンするための抵抗Ｒ５Ｒｔが夫々接続
されている。

前記自己保持回路の動作は、先ず通常状態にあってはセ
ットスイッチＳｃはオフ、リセットスイッチＳ４はオン
であり、このときＡＮＤゲートＧ。

の出力はＬレベルである。

次にセットスイッチＳｃをオンすると、ＡＮＤゲートＧ
、の入力が共にＨレベルとなって、出力端ＡにＨレベル
が出力される。このとき前記Ｈレベル出力がダイオード
Ｄ、を介してＡＮＤゲートＧ、の入力端Ｔ１に帰還する
ため、前記セットスイッチＳ、が復帰（オフ）しても前
記ゲートＧ。

からの出力はＨレベルを保持する。

次に前記状態からリセットスイッチＳ４をオフすると、
入力端Ｔ、の入力がＬレベルとなり、ＡＮＤゲートＧ、
の出力がＬレベルとなる。このＬレベル出力は入力端Ｔ
、の入力となるために、前記リセットスイッチＳ、が復
帰（オン）しても出力端への出力はＬレベルを保持する
。

従って、前記構成にあっても第一実施例と同様に１個の
ＡＮＤゲートによって自己保持回路が構成されるもので
ある。

〈発明の効果〉 本発明は前述した如く、−個のＡＮＤゲートによって自
己保持回路を構成するようにしたために、自己保持回路
の構成を簡単にして部品点数を減らすことが出来、該回
路を用いた機器のコストダウンを図ることが出来るもの
である。

また前記自己保持回路を組み合わせて順序判別回路を構
成した場合には、部品点数が少なくて低価格の順序判別
回路を提供し得るものである。

【図面の簡単な説明】

第１図は本発明の一実施例に係る自己保持回路の回路図
、第２図は前記自己保持回路を用いた実施例を示す回路
図、第３図は自己保持回路を用いた順序判別回路図、第
４図は他の実施例に係る自己保持回路の回路図、第５図
（Ａ）　、　（Ｂ）は従来の自己保持回路の回路図であ
る。 Ｓ、、Ｓｃはセットスイッチ、Ｓｂ、Ｓ＝　はリセット
スイッチ、８１〜Ｓ４はスイッチ、ｃｍ　ｌ　　Ｇｂ。 Ｇ、〜Ｇ４はＡＮＤゲート、Ｔｒ、、Ｔｒｙはトランジ
スタ、■。。は電源である。 出願人　　株式会社イセキ開発工機 代理人　　弁理士　中　川　周　吉

Claims (2)

【特許請求の範囲】
1. （１）セット時にＨレベルの信号を入力し、リセット時
   にＬレベルの信号を入力するＡＮＤゲートを備え、前記
   ＡＮＤゲートの出力を該ＡＮＤゲートの入力に帰還する
   ことを特徴とした自己保持回路。
2. （２）複数の２入力ＡＮＤゲートを多段組み合わせた順
   序判別回路であって、夫々のＡＮＤゲートの入力端にセ
   ットスイッチを接続し、出力端を自己ゲートの入力端に
   接続すると共に、次段のＡＮＤゲートの入力端に接続す
   ることを特徴とした順序判別回路。