JPH0119295B2 - - Google Patents
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- Publication number
- JPH0119295B2 JPH0119295B2 JP56081369A JP8136981A JPH0119295B2 JP H0119295 B2 JPH0119295 B2 JP H0119295B2 JP 56081369 A JP56081369 A JP 56081369A JP 8136981 A JP8136981 A JP 8136981A JP H0119295 B2 JPH0119295 B2 JP H0119295B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- circuit
- input
- memory circuit
- chattering
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 244000145845 chattering Species 0.000 claims description 21
- 230000002265 prevention Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Keying Circuit Devices (AREA)
Description
本発明は、小型携帯機器の入力チヤタリング防
止回路に関する。 本発明の目的は、スイツチのチヤタリングを完
全に防止する方式を提供する事にある。 機械的な接点を有するスイツチを使用する場合
は、スイツチにチヤタリングが発生するために、
チヤタリング防止回路を使用して、チヤタリング
を無くしてしまつて、入力として使用していた。
しかし、従来のチヤタリング防止回路では、全て
のチヤタリングに対して、防止できるものでは、
なかつた。従来のチヤタリング防止回路の一例を
第１図に示す。１はＤタイプ―フリツプ・フロツ
プであり、２はスイツチである。そのタイミング
チヤートを、第１図の下に示すが、クロツク信号
CLの立下りタイミングで、Ｄタイプ―フリツプ
フロツプ１のＤ端子入力（スイツチ２の入力状
態）を、読み込み、Ｑ端子に出力する。そうする
と第１図の下に示すタイミングチヤートのよう
に、スイツチのチヤタリングは、Ｑ端子では、無
くなつてしまう。しかし、第２図に示すようなタ
イミングでは、誤入力となつてしまう。例えば、
第２図に示すａのスイツチは、スイツチを操作し
たのではなくて、スイツチ入力端子に、雑音がの
つてしまつた場合である。この場合、クロツク信
号CLの立下りのタイミングで、この雑音が、の
つてしまうと、スイツチを操作していないにも、
かかわらず、スイツチ入力として読み込まれてし
まう。又、第２図ｂに示すタイミングは、スイツ
チのチヤタリングが、クロツク信号の１周期以
上、長く続いた場合である。この場合は、１回の
スイツチ操作に対して、２回，３回…の入力とし
て、取り込まれる恐れがあつた。そのため、スイ
ツチとしては、チヤタリング期間の短いものだけ
が、採用可能であつた。上記に説明した従来のチ
ヤタリング防止回路の他にも、色々な方式のもの
が採用されているが、どの方式も、前記に説明し
たような問題を持つていた。 本発明は、前記に説明したチヤタリング防止回
路の問題点を改良したものであり、以下に図面を
用いて詳細に説明する。 第３図に、本発明によるチヤタリング防止回路
を示す。２はスイツチであり、３は、２のスイツ
チ入力を読み込み記憶する第１の記憶回路であ
り、１は、第１の記憶回路の出力を記憶する第２
の記憶回路であり、Ｄタイプ―フリツプ・フロツ
プで構成されている。 スイツチ２が閉じられると、CL信号の、論理
レベル「１」で、第１の記憶回路３に、そのスイ
ツチ２の入力状態が読み込まれる。そして、次の
CL信号の立上りタイミングで、第２の記憶回路
１に読み込まれるのである。しかし、第２の記憶
回路１に、読み込まれるよりも前に、スイツチ２
が開らかれると、第１の記憶回路の出力は、論理
レベル「０」となつてしまい、第２の記憶回路１
には、読み込めなくなつてしまう。つまり、CL
信号の周期1/128秒，「１」の期間を1/1024秒とす
ると、6.8ｍsec〜14.6ｍsec以上、スイツチ２が、
完全に閉じられていないと、スイツチ入力として
は、取り込まないのである。そのタイミングチヤ
ートを第４図に示す。第４図ｃ部のタイミング
は、スイツチ入力が、読み込まれない場合のタイ
ミングである。ｄ部のタイミングは、スイツチ入
力が読み込まれる場合のタイミングである。ｄ部
のタイミングチヤートでは、スイツチ入力（Sw）
が、読み込まれた後、（第２の記憶回路１の出力
Ｑが「１」となつた後）、スイツチ入力が、短期
間「０」となつているが、この場合も、前記に説
明したのと同様に、スイツチ２が、一定時間
（6.8ｍsec〜14.6ｍsec）以上、開らかれないと、
スイツチ入力offとして、読み込まれない。 つまり、スイツチ２を閉じる時は、一定時間
（6.8ｍsec〜14.6ｍsec）以上、閉じて、スイツチ
入力有効となり、スイツチ入力有効状態から、ス
イツチ入力無効状態とするには、一定時間以上、
スイツチを開かねばならない。 本発明によるチヤタリング防止回路は、第１の
記憶回路３が、スイツチ入力のON状態を読み込
む時には、CL信号の「１」の状態で読み込み、
CL信号の「０」の状態では、保持するよう構成
されている。しかし、保持期間中に、スイツチ入
力が、ほんのわずかでも、off状態となると、第
１の記憶回路３の出力は、もとの状態にもどつて
しまう。又、スイツチ入力が、有効状態（第２の
記憶回路１の出力Ｑが、「１」の状態）で、スイ
ツチ入力の、off状態を読み込む場合も、同様で
あり、CL信号の「１」の期間に、読み込み、CL
信号が「０」の期間で保持する。この保持期間
も、前記同様、スイツチ入力が、ほんのわずかで
も、ON状態となると、第１の記憶回路は、もと
の状態にもどつてしまう。この状態を具体的に、
真理値表として、表わしたものを、第１表に示
す。 スイツチ入力をＳ、第１の記憶回路の出力を
Ｄ、第２の記憶回路の出力をＱ、スイツチ入力の
読み込みを制御するクロツク信号をＣ、として、
第１の記憶回路の、論理式を、第１表の真理値表
より、求めると、 Ｄ＝Ｓ・（Ｃ＋Ｑ＋Ｄ）＋・Ｄ・Ｑ となる。この論理式を具体化したのが、第３図の
第１の記憶回路３である。
止回路に関する。 本発明の目的は、スイツチのチヤタリングを完
全に防止する方式を提供する事にある。 機械的な接点を有するスイツチを使用する場合
は、スイツチにチヤタリングが発生するために、
チヤタリング防止回路を使用して、チヤタリング
を無くしてしまつて、入力として使用していた。
しかし、従来のチヤタリング防止回路では、全て
のチヤタリングに対して、防止できるものでは、
なかつた。従来のチヤタリング防止回路の一例を
第１図に示す。１はＤタイプ―フリツプ・フロツ
プであり、２はスイツチである。そのタイミング
チヤートを、第１図の下に示すが、クロツク信号
CLの立下りタイミングで、Ｄタイプ―フリツプ
フロツプ１のＤ端子入力（スイツチ２の入力状
態）を、読み込み、Ｑ端子に出力する。そうする
と第１図の下に示すタイミングチヤートのよう
に、スイツチのチヤタリングは、Ｑ端子では、無
くなつてしまう。しかし、第２図に示すようなタ
イミングでは、誤入力となつてしまう。例えば、
第２図に示すａのスイツチは、スイツチを操作し
たのではなくて、スイツチ入力端子に、雑音がの
つてしまつた場合である。この場合、クロツク信
号CLの立下りのタイミングで、この雑音が、の
つてしまうと、スイツチを操作していないにも、
かかわらず、スイツチ入力として読み込まれてし
まう。又、第２図ｂに示すタイミングは、スイツ
チのチヤタリングが、クロツク信号の１周期以
上、長く続いた場合である。この場合は、１回の
スイツチ操作に対して、２回，３回…の入力とし
て、取り込まれる恐れがあつた。そのため、スイ
ツチとしては、チヤタリング期間の短いものだけ
が、採用可能であつた。上記に説明した従来のチ
ヤタリング防止回路の他にも、色々な方式のもの
が採用されているが、どの方式も、前記に説明し
たような問題を持つていた。 本発明は、前記に説明したチヤタリング防止回
路の問題点を改良したものであり、以下に図面を
用いて詳細に説明する。 第３図に、本発明によるチヤタリング防止回路
を示す。２はスイツチであり、３は、２のスイツ
チ入力を読み込み記憶する第１の記憶回路であ
り、１は、第１の記憶回路の出力を記憶する第２
の記憶回路であり、Ｄタイプ―フリツプ・フロツ
プで構成されている。 スイツチ２が閉じられると、CL信号の、論理
レベル「１」で、第１の記憶回路３に、そのスイ
ツチ２の入力状態が読み込まれる。そして、次の
CL信号の立上りタイミングで、第２の記憶回路
１に読み込まれるのである。しかし、第２の記憶
回路１に、読み込まれるよりも前に、スイツチ２
が開らかれると、第１の記憶回路の出力は、論理
レベル「０」となつてしまい、第２の記憶回路１
には、読み込めなくなつてしまう。つまり、CL
信号の周期1/128秒，「１」の期間を1/1024秒とす
ると、6.8ｍsec〜14.6ｍsec以上、スイツチ２が、
完全に閉じられていないと、スイツチ入力として
は、取り込まないのである。そのタイミングチヤ
ートを第４図に示す。第４図ｃ部のタイミング
は、スイツチ入力が、読み込まれない場合のタイ
ミングである。ｄ部のタイミングは、スイツチ入
力が読み込まれる場合のタイミングである。ｄ部
のタイミングチヤートでは、スイツチ入力（Sw）
が、読み込まれた後、（第２の記憶回路１の出力
Ｑが「１」となつた後）、スイツチ入力が、短期
間「０」となつているが、この場合も、前記に説
明したのと同様に、スイツチ２が、一定時間
（6.8ｍsec〜14.6ｍsec）以上、開らかれないと、
スイツチ入力offとして、読み込まれない。 つまり、スイツチ２を閉じる時は、一定時間
（6.8ｍsec〜14.6ｍsec）以上、閉じて、スイツチ
入力有効となり、スイツチ入力有効状態から、ス
イツチ入力無効状態とするには、一定時間以上、
スイツチを開かねばならない。 本発明によるチヤタリング防止回路は、第１の
記憶回路３が、スイツチ入力のON状態を読み込
む時には、CL信号の「１」の状態で読み込み、
CL信号の「０」の状態では、保持するよう構成
されている。しかし、保持期間中に、スイツチ入
力が、ほんのわずかでも、off状態となると、第
１の記憶回路３の出力は、もとの状態にもどつて
しまう。又、スイツチ入力が、有効状態（第２の
記憶回路１の出力Ｑが、「１」の状態）で、スイ
ツチ入力の、off状態を読み込む場合も、同様で
あり、CL信号の「１」の期間に、読み込み、CL
信号が「０」の期間で保持する。この保持期間
も、前記同様、スイツチ入力が、ほんのわずかで
も、ON状態となると、第１の記憶回路は、もと
の状態にもどつてしまう。この状態を具体的に、
真理値表として、表わしたものを、第１表に示
す。 スイツチ入力をＳ、第１の記憶回路の出力を
Ｄ、第２の記憶回路の出力をＱ、スイツチ入力の
読み込みを制御するクロツク信号をＣ、として、
第１の記憶回路の、論理式を、第１表の真理値表
より、求めると、 Ｄ＝Ｓ・（Ｃ＋Ｑ＋Ｄ）＋・Ｄ・Ｑ となる。この論理式を具体化したのが、第３図の
第１の記憶回路３である。
【表】
この様に、構成されたチヤタリング防止回路を
用いると、どのようなチヤタリングに対しても、
防止する事が、可能であり、又、スイツチ入力の
ON，Offの時間については、クロツク信号の、
周期と、デユーテイー比を、かえる事により、ど
のような、スイツチにも、容易に採用する事が可
能である。特に、完全電子時計のような、小型で
あり、スイツチ入力に対して、雑音源となるよう
な、ブザー駆動回路、ランプ駆動回路を有するよ
うな製品においても、その雑音をスイツチ入力か
ら完全に防止する事ができる。そして、従来のチ
ヤタリング防止回路に比較して、少しの回路負担
増で、容易に実現する事ができる。
用いると、どのようなチヤタリングに対しても、
防止する事が、可能であり、又、スイツチ入力の
ON，Offの時間については、クロツク信号の、
周期と、デユーテイー比を、かえる事により、ど
のような、スイツチにも、容易に採用する事が可
能である。特に、完全電子時計のような、小型で
あり、スイツチ入力に対して、雑音源となるよう
な、ブザー駆動回路、ランプ駆動回路を有するよ
うな製品においても、その雑音をスイツチ入力か
ら完全に防止する事ができる。そして、従来のチ
ヤタリング防止回路に比較して、少しの回路負担
増で、容易に実現する事ができる。
第１図…従来のチヤタリング防止回路とタイミ
ングチヤートを示す図、第２図…第１図チヤタリ
ング防止回路のタイミングチヤート、第３図…本
発明によるチヤタリング防止回路図、第４図…第
３図チヤタリング防止回路のタイミングチヤート
を示す図。 １……Ｄタイプ―フリツプ・フロツプ、２……
スイツチ、３……第１の記憶回路。
ングチヤートを示す図、第２図…第１図チヤタリ
ング防止回路のタイミングチヤート、第３図…本
発明によるチヤタリング防止回路図、第４図…第
３図チヤタリング防止回路のタイミングチヤート
を示す図。 １……Ｄタイプ―フリツプ・フロツプ、２……
スイツチ、３……第１の記憶回路。
Claims (1)
- 【特許請求の範囲】 １ スイツチ入力を、読み込み記憶する第１の記
憶回路と、第１の記憶回路の出力を、読み込み記
憶する第２の記憶回路を有するチヤタリング防止
回路に於いて、スイツチ入力をＳ、第１の記憶回
路の出力をＤ、第２の記憶回路の出力をＱ、スイ
ツチ入力の読み込みを制御するクロツク信号をＣ
とした時、第１の記憶回路が Ｄ＝Ｓ・（Ｃ＋Ｑ＋Ｄ）＋・Ｄ・Ｑ の論理式であらわされる構成となつている事を
特徴とする小型携帯機器の入力チヤタリング防止
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56081369A JPS57196419A (en) | 1981-05-28 | 1981-05-28 | Input chattering preventing circuit for small portable device |
| US06/382,431 US4479065A (en) | 1981-05-28 | 1982-05-26 | Chattering preventive circuit |
| GB8215505A GB2100543B (en) | 1981-05-28 | 1982-05-27 | Chatter-prevention circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56081369A JPS57196419A (en) | 1981-05-28 | 1981-05-28 | Input chattering preventing circuit for small portable device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57196419A JPS57196419A (en) | 1982-12-02 |
| JPH0119295B2 true JPH0119295B2 (ja) | 1989-04-11 |
Family
ID=13744395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56081369A Granted JPS57196419A (en) | 1981-05-28 | 1981-05-28 | Input chattering preventing circuit for small portable device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4479065A (ja) |
| JP (1) | JPS57196419A (ja) |
| GB (1) | GB2100543B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141332U (ja) * | 1983-03-12 | 1984-09-21 | 旭光学工業株式会社 | カメラの撮影モ−ド表示の切換え回路 |
| US4549094A (en) * | 1983-10-07 | 1985-10-22 | United Technologies Automotive, Inc. | Debounce circuit providing synchronously clocked digital signals |
| JPS62184635U (ja) * | 1986-05-14 | 1987-11-24 | ||
| JPS62291824A (ja) * | 1986-06-11 | 1987-12-18 | サンポツト株式会社 | スイツチのチヤツタ防止回路 |
| JPH0644212B2 (ja) * | 1987-06-16 | 1994-06-08 | 日本電気株式会社 | キ−入力装置 |
| US5047658A (en) * | 1990-06-01 | 1991-09-10 | Ncr Corporation | High frequency asynchronous data synchronizer |
| US5397942A (en) * | 1991-08-23 | 1995-03-14 | Nec Corporation | Driver circuit for a plurality of outputs |
| JPH0568347A (ja) * | 1991-09-09 | 1993-03-19 | Sony Corp | 電池放電制御回路 |
| US5418479A (en) * | 1993-12-27 | 1995-05-23 | Intel Corporation | Method and circuitry for generating a safe address transition pulse in a memory device |
| US8502593B2 (en) * | 2004-10-13 | 2013-08-06 | Broadcom Corporation | Balanced debounce circuit with noise filter for digital system |
| JP4532429B2 (ja) * | 2006-03-30 | 2010-08-25 | 古河電気工業株式会社 | スイッチ入力装置及びその入力判定制御方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH614093B (de) * | 1974-11-05 | Suwa Seikosha Kk | Elektronische schaltung, insbesondere zur verwendung in elektronischen uhren. | |
| US4198579A (en) * | 1976-12-25 | 1980-04-15 | Citizen Watch Co., Ltd. | Input circuit for portable electronic devices |
| JPS5711527A (en) * | 1980-06-26 | 1982-01-21 | Seiko Epson Corp | Chattering prevention circuit for electronic wrist watch |
-
1981
- 1981-05-28 JP JP56081369A patent/JPS57196419A/ja active Granted
-
1982
- 1982-05-26 US US06/382,431 patent/US4479065A/en not_active Expired - Lifetime
- 1982-05-27 GB GB8215505A patent/GB2100543B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2100543B (en) | 1984-12-12 |
| GB2100543A (en) | 1982-12-22 |
| US4479065A (en) | 1984-10-23 |
| JPS57196419A (en) | 1982-12-02 |
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