JPH02211722A - 誤り制御方式 - Google Patents
誤り制御方式Info
- Publication number
- JPH02211722A JPH02211722A JP3151789A JP3151789A JPH02211722A JP H02211722 A JPH02211722 A JP H02211722A JP 3151789 A JP3151789 A JP 3151789A JP 3151789 A JP3151789 A JP 3151789A JP H02211722 A JPH02211722 A JP H02211722A
- Authority
- JP
- Japan
- Prior art keywords
- crc
- bits
- xor
- bit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誤り制御方式に関し、特に巡回冗長符号（以下
ＣＲＣと記す）を用いた誤り制御方式に関する。
ＣＲＣと記す）を用いた誤り制御方式に関する。
従来のＣＲＣによる誤り制御方式では、送信側で伝送ブ
ロックごとに情報ビットの他に数ビットないし数十ビッ
トのＣＲＣビットを付加してブロック全体のビットパタ
ーンを一定の法則に合うようにして送出し、受信側でこ
の法則に合っているかどうかを確認して誤りの発生の有
無を検出している。またＣＲＣ演算回路では、実際の演
算対象ビット列データに複数の“０″′ビツトを付加し
たデータを演算している。
ロックごとに情報ビットの他に数ビットないし数十ビッ
トのＣＲＣビットを付加してブロック全体のビットパタ
ーンを一定の法則に合うようにして送出し、受信側でこ
の法則に合っているかどうかを確認して誤りの発生の有
無を検出している。またＣＲＣ演算回路では、実際の演
算対象ビット列データに複数の“０″′ビツトを付加し
たデータを演算している。
上述した従来の誤り制御方式では、実際のデータより長
いデータを演算し、かつ次のブロックの先頭ビットにＣ
ＲＣビットの最上位ビットを挿入したり、次のブロック
のデータを演算するなめ、２系統のＣＲＣ演算回路を必
要とするという欠点がある。
いデータを演算し、かつ次のブロックの先頭ビットにＣ
ＲＣビットの最上位ビットを挿入したり、次のブロック
のデータを演算するなめ、２系統のＣＲＣ演算回路を必
要とするという欠点がある。
本発明の誤り制御方式は、演算対象のビット列の後に複
数の“０°°ビツトからなるＣＲＣが付加されたデータ
から誤りの有無の演算を行うＣＲＣ演算回路において、
前記演算対象のビット列がすべて入力された時点におけ
る前記演算回路の状態から前記ＣＲＣを作成する布線論
理回路を備えることを特徴とする。
数の“０°°ビツトからなるＣＲＣが付加されたデータ
から誤りの有無の演算を行うＣＲＣ演算回路において、
前記演算対象のビット列がすべて入力された時点におけ
る前記演算回路の状態から前記ＣＲＣを作成する布線論
理回路を備えることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の誤り制御方式の一実施例を示すブロッ
ク図、第２図は第１図における動作を説明するためのタ
イミングチャート、第３図は第１図における布線論理回
路の入出力論理の真理値を示す図である。
ク図、第２図は第１図における動作を説明するためのタ
イミングチャート、第３図は第１図における布線論理回
路の入出力論理の真理値を示す図である。
第１図において本実施例はＣＲＣ−４（４個の（ｌ（Ｃ
ビット、生成多項式ｘ’ ＋ｘ÷１）の演算回路を示し
、直列に接続した排他的論理和ゲート（以下Ｘ０Ｒ）１
．データフリップフロップ（以下Ｆ／Ｆ）２．ＸＯＲ，
３，Ｆ／Ｆ４，５．６と、布線論理回路（以下ＷＬ）７
と、パラレル人力シリアル出力シフトレジスタ（以下５
ＨＴ）８と、ＣＲＣビット挿入回路（以下ｌＮ５）９と
を備える。
ビット、生成多項式ｘ’ ＋ｘ÷１）の演算回路を示し
、直列に接続した排他的論理和ゲート（以下Ｘ０Ｒ）１
．データフリップフロップ（以下Ｆ／Ｆ）２．ＸＯＲ，
３，Ｆ／Ｆ４，５．６と、布線論理回路（以下ＷＬ）７
と、パラレル人力シリアル出力シフトレジスタ（以下５
ＨＴ）８と、ＣＲＣビット挿入回路（以下ｌＮ５）９と
を備える。
ＷＬ７はＸ０Ｒ７１，７２，７３，７４で構成され、第
３図に示すように４ビツトの入力値Ｃ１’ 、Ｃ２’
、Ｃ３’ 、Ｃ４’の１６通りの組合わせにより出力値
ＣＩ、Ｃ２，Ｃ３，Ｃ４を５ＨＴ８へＡ、Ｂ、Ｃ，Ｄの
順に出力する布線論理が組まれている。
３図に示すように４ビツトの入力値Ｃ１’ 、Ｃ２’
、Ｃ３’ 、Ｃ４’の１６通りの組合わせにより出力値
ＣＩ、Ｃ２，Ｃ３，Ｃ４を５ＨＴ８へＡ、Ｂ、Ｃ，Ｄの
順に出力する布線論理が組まれている。
Ｘ０ＲＩは入力データ（以下ＤＴ）１０とＦ／Ｆ６の出
力Ｃ１’の排他的論理和をとってその結果をＦ／Ｆ２に
入力する。ＸＯＲ３はＦ／Ｆ２の出力Ｃ４’とＦ／Ｆ６
の出力ＣＩ’の排他的論理和をとってその結果をＦ／Ｆ
４に入力する。Ｆ／Ｆ４の出力Ｃ３’はＦ／Ｆ５に入力
され、Ｆ 、／ Ｆ５の出力Ｃ２′はＦ／Ｆ６に入力さ
れる。またＦ／Ｆ６，５，４．２の出力Ｃ１′、Ｃ２’
Ｃ３’ 、Ｃ４’はＷＬ７に入力され、ＷＬ７の出力Ｃ
１，Ｃ２，Ｃ３，Ｃ４のパラレルデータは５ＨＴ８に入
力され、５ＨＴ８でシリアルデータに変換されてｌＮ５
９に入力される。ｌＮ５９は演算後のデータの所定の位
置に５ＨＴ８からのＣＲＣビットを挿入する。
力Ｃ１’の排他的論理和をとってその結果をＦ／Ｆ２に
入力する。ＸＯＲ３はＦ／Ｆ２の出力Ｃ４’とＦ／Ｆ６
の出力ＣＩ’の排他的論理和をとってその結果をＦ／Ｆ
４に入力する。Ｆ／Ｆ４の出力Ｃ３’はＦ／Ｆ５に入力
され、Ｆ 、／ Ｆ５の出力Ｃ２′はＦ／Ｆ６に入力さ
れる。またＦ／Ｆ６，５，４．２の出力Ｃ１′、Ｃ２’
Ｃ３’ 、Ｃ４’はＷＬ７に入力され、ＷＬ７の出力Ｃ
１，Ｃ２，Ｃ３，Ｃ４のパラレルデータは５ＨＴ８に入
力され、５ＨＴ８でシリアルデータに変換されてｌＮ５
９に入力される。ｌＮ５９は演算後のデータの所定の位
置に５ＨＴ８からのＣＲＣビットを挿入する。
次に、第２図を併用して本実施例の動作について説明す
る。
る。
Ｆ／Ｆ２，４，５．６には第２図に示すクロックイ３号
（以下ＣＫ）１２．リセット信号（以下Ｒ５）１１が入
力される。ＤＴＩＯの伝送ブロックの最終ビットがＦ／
Ｆ２にＣＫ１２の立ち上がりで取り込まれた時２！ｆ、
”ＦＬに、ＷＬ７で全ＣＲＣヒッｊ・を作成してＳ
Ｆ（Ｔ８にラッチする。このラッチするタイミングは最
終ビットを取り込んだ次のＣＫ、 １２の立ち下がりで
ある。ＣＲＣビットの最五位ビットは第２図に示ずＤ
Ｔ １０のＣＲＣビット位置にＩ ＮＳ９によって挿入
される。次いで後位のＣＲＣビットはｌＮ５９によって
所定の位置に順次挿入され、Ｒ８１１が入力された時点
ＴＲにＦ／Ｆ２，４，５．６はクリアされる。以下同様
に上述の演算を繰り返す。
（以下ＣＫ）１２．リセット信号（以下Ｒ５）１１が入
力される。ＤＴＩＯの伝送ブロックの最終ビットがＦ／
Ｆ２にＣＫ１２の立ち上がりで取り込まれた時２！ｆ、
”ＦＬに、ＷＬ７で全ＣＲＣヒッｊ・を作成してＳ
Ｆ（Ｔ８にラッチする。このラッチするタイミングは最
終ビットを取り込んだ次のＣＫ、 １２の立ち下がりで
ある。ＣＲＣビットの最五位ビットは第２図に示ずＤ
Ｔ １０のＣＲＣビット位置にＩ ＮＳ９によって挿入
される。次いで後位のＣＲＣビットはｌＮ５９によって
所定の位置に順次挿入され、Ｒ８１１が入力された時点
ＴＲにＦ／Ｆ２，４，５．６はクリアされる。以下同様
に上述の演算を繰り返す。
このように本実施例は、ＣＲＣ演算を行う実際のデータ
より長い部分には論理値゛ｏ″が複数ビット付加される
ため、実際のデータより長い部分（付加した論理値”Ｏ
”）の演算結果はあらかじめ計算することができるので
、演算の対象となる伝送ブロック（実際のデータ）の最
終ビットをＣＲＣ演算回路が取り込んだ時点に、ＷＬ７
により全ＣＲＣビットを作成する。
より長い部分には論理値゛ｏ″が複数ビット付加される
ため、実際のデータより長い部分（付加した論理値”Ｏ
”）の演算結果はあらかじめ計算することができるので
、演算の対象となる伝送ブロック（実際のデータ）の最
終ビットをＣＲＣ演算回路が取り込んだ時点に、ＷＬ７
により全ＣＲＣビットを作成する。
以上説明したように本発明は、あらかじめ計算されたＣ
ＲＣ演算の結果を布線論理回路で作成し、演算の対象と
なる伝送ブロック（実際のデータ）の最終ビットをＣＲ
Ｃ演算回路が取り込んだ瞬間にすべてのＣＲＣビットを
作成することにより、ＣＲＣ演算の高速化および唯一系
統のＣＲ，Ｃ回路で演算対象となる伝送ブロックの次の
伝送ブロックの先頭のビットにＣＲＣビットを挿入する
ことが可能になるという効果がある。
ＲＣ演算の結果を布線論理回路で作成し、演算の対象と
なる伝送ブロック（実際のデータ）の最終ビットをＣＲ
Ｃ演算回路が取り込んだ瞬間にすべてのＣＲＣビットを
作成することにより、ＣＲＣ演算の高速化および唯一系
統のＣＲ，Ｃ回路で演算対象となる伝送ブロックの次の
伝送ブロックの先頭のビットにＣＲＣビットを挿入する
ことが可能になるという効果がある。
第１図は本発明の誤り制御方式の一実施例を示すブロッ
ク図、第２図は第１図における動作を説明するためのタ
イミングチャート、第３図は第１図における布線論理回
路の入出力論理真理値を示す図である。 １．３，７１．〜７４・・・排他的論理和ゲート（ＸＯ
Ｒ）、２，３．〜６・・・データフリップフロップ（Ｆ
／Ｆ）、７・・・布線論理回路（ＷＬ）、８・・・パラ
レル入力シリアル出力シフトレジスタ（ＳＨＴ）、９・
・・ＣＲＣビット挿入回路（ＩＮＳ）、１０・・・入力
データ（ＤＴ）、１１・・・リセット信号（Ｒ３）、１
２・・・クロック信号（ＣＫ）。
ク図、第２図は第１図における動作を説明するためのタ
イミングチャート、第３図は第１図における布線論理回
路の入出力論理真理値を示す図である。 １．３，７１．〜７４・・・排他的論理和ゲート（ＸＯ
Ｒ）、２，３．〜６・・・データフリップフロップ（Ｆ
／Ｆ）、７・・・布線論理回路（ＷＬ）、８・・・パラ
レル入力シリアル出力シフトレジスタ（ＳＨＴ）、９・
・・ＣＲＣビット挿入回路（ＩＮＳ）、１０・・・入力
データ（ＤＴ）、１１・・・リセット信号（Ｒ３）、１
２・・・クロック信号（ＣＫ）。
Claims (1)
- 演算対象のビット列の後に複数の“０”ビットからなる
巡回冗長符号が付加されたデータから誤りの有無の演算
を行う巡回冗長符号演算回路において、前記演算対象の
ビット列がすべて入力された時点における前記演算回路
の状態から前記巡回冗長符号を作成する布線論理回路を
備えることを特徴とする誤り制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151789A JPH02211722A (ja) | 1989-02-10 | 1989-02-10 | 誤り制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151789A JPH02211722A (ja) | 1989-02-10 | 1989-02-10 | 誤り制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02211722A true JPH02211722A (ja) | 1990-08-23 |
Family
ID=12333394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3151789A Pending JPH02211722A (ja) | 1989-02-10 | 1989-02-10 | 誤り制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02211722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413097B1 (ko) * | 1999-06-21 | 2003-12-31 | 가부시키가이샤 엔.티.티.도코모 | 데이터 전송 방법, 데이터 전송 시스템, 송신기 및 수신기 |
-
1989
- 1989-02-10 JP JP3151789A patent/JPH02211722A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413097B1 (ko) * | 1999-06-21 | 2003-12-31 | 가부시키가이샤 엔.티.티.도코모 | 데이터 전송 방법, 데이터 전송 시스템, 송신기 및 수신기 |
| US7020209B1 (en) | 1999-06-21 | 2006-03-28 | Ntt Docomo, Inc. | Data transmission method, data transmission system, transmitter and receiver |
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