JPH0221175B2 - - Google Patents
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- JPH0221175B2 JPH0221175B2 JP56061994A JP6199481A JPH0221175B2 JP H0221175 B2 JPH0221175 B2 JP H0221175B2 JP 56061994 A JP56061994 A JP 56061994A JP 6199481 A JP6199481 A JP 6199481A JP H0221175 B2 JPH0221175 B2 JP H0221175B2
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- voltage
- mos
- gate
- inverter
- circuit
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、MOS ICレベルの低電圧入力によ
り、高速・高電圧パルスを出力できる相補形
MOS（CMOS）インバータアレイの集積構造に関
する。
り、高速・高電圧パルスを出力できる相補形
MOS（CMOS）インバータアレイの集積構造に関
する。
表示装置やプリンタ装置等の各種端末装置では
低電圧動作の制御回路の他に、しばしば高電圧・
高電流出力回路が要求される。従来、この種の用
途には、高耐圧のバイポーラトランジスタが使用
されて来たが、バイポーラ素子特有の熱暴走問題
や、少数キヤリアの蓄積効果による動作周波数限
界のため、装置側の要求性能を充分満たすには至
つていない。一方、近年、熱的に安定で、高速性
に優れた高耐圧MOSトランジスタの開発が進め
られているが、素子が新しいこともあり、同トラ
ンジスタを効果的に活用するための回路形式は、
多く知られていなかつた。本出願者らは既に、
MOS ICレベルの低電圧入力で動作し、高電圧・
大電流出力パルスを高周波数で発生できる回路と
して、第１図に基本回路を示す様なMOSインバ
ータ回路を特願昭54−44014号、特願昭55−84750
号、特願昭55−85367号で既に提案した。同図に
おいて、１，２はそれぞれ相補形インバータを構
成する高耐圧の、ＮおよびＰチヤンネルMOSト
ランジスタ、３，５および４，６はそれぞれゲー
ト酸化膜保護とゲート入力電圧クランプ用を兼ね
たダイオードおよびゲートチヤージアツプ防止用
の高抵抗、７は耐圧の高いコンデンサを示す。本
インバータ回路の信号入力端８に、今、第２図ａ
に示す如き低電圧のゲート入力信号Vinが印加さ
れると、同信号電圧変化は、ロード側PMOSト
ランジスタ２のゲート入力容量Cgと、コンデン
サＣとの間で分割され、ロードトランジスタ２の
ゲート入力電圧を発生する。ここで、コンデンサ
Ｃの静電容量を、Cgに比較して充分大きく選ん
でおけば、ダイオード３のクランプ効果により入
力端８での電圧変化｜Vin｜が、ほぼそのままの
大きさでロード側トランジスタ２のゲートソース
電極間に現われるから、本インバータは低入力電
圧で効率良く駆動される。すなわち、負荷CLへ
繋がる本インバータの出力端９からは、入力信号
Vinに対応して、電源電圧VDに等しい大きさの高
電圧パルスVout（第２図ｂ）が出力される。本イ
ンバータの特徴は、負荷への充放電が共に、能動
素子で行なわれるため、極めて高い負荷駆動能力
を有する点にある。本インバータ回路は、高耐圧
のＰおよびNMOSトランジスタと、電源電圧を
支えられる耐圧と所望の容量を有するコンデンサ
があれば、あとは通常の電子回路用の抵抗および
ダイオードで構成することができ、広く、高速・
高電圧パルスが必要な用途に活用できる。
低電圧動作の制御回路の他に、しばしば高電圧・
高電流出力回路が要求される。従来、この種の用
途には、高耐圧のバイポーラトランジスタが使用
されて来たが、バイポーラ素子特有の熱暴走問題
や、少数キヤリアの蓄積効果による動作周波数限
界のため、装置側の要求性能を充分満たすには至
つていない。一方、近年、熱的に安定で、高速性
に優れた高耐圧MOSトランジスタの開発が進め
られているが、素子が新しいこともあり、同トラ
ンジスタを効果的に活用するための回路形式は、
多く知られていなかつた。本出願者らは既に、
MOS ICレベルの低電圧入力で動作し、高電圧・
大電流出力パルスを高周波数で発生できる回路と
して、第１図に基本回路を示す様なMOSインバ
ータ回路を特願昭54−44014号、特願昭55−84750
号、特願昭55−85367号で既に提案した。同図に
おいて、１，２はそれぞれ相補形インバータを構
成する高耐圧の、ＮおよびＰチヤンネルMOSト
ランジスタ、３，５および４，６はそれぞれゲー
ト酸化膜保護とゲート入力電圧クランプ用を兼ね
たダイオードおよびゲートチヤージアツプ防止用
の高抵抗、７は耐圧の高いコンデンサを示す。本
インバータ回路の信号入力端８に、今、第２図ａ
に示す如き低電圧のゲート入力信号Vinが印加さ
れると、同信号電圧変化は、ロード側PMOSト
ランジスタ２のゲート入力容量Cgと、コンデン
サＣとの間で分割され、ロードトランジスタ２の
ゲート入力電圧を発生する。ここで、コンデンサ
Ｃの静電容量を、Cgに比較して充分大きく選ん
でおけば、ダイオード３のクランプ効果により入
力端８での電圧変化｜Vin｜が、ほぼそのままの
大きさでロード側トランジスタ２のゲートソース
電極間に現われるから、本インバータは低入力電
圧で効率良く駆動される。すなわち、負荷CLへ
繋がる本インバータの出力端９からは、入力信号
Vinに対応して、電源電圧VDに等しい大きさの高
電圧パルスVout（第２図ｂ）が出力される。本イ
ンバータの特徴は、負荷への充放電が共に、能動
素子で行なわれるため、極めて高い負荷駆動能力
を有する点にある。本インバータ回路は、高耐圧
のＰおよびNMOSトランジスタと、電源電圧を
支えられる耐圧と所望の容量を有するコンデンサ
があれば、あとは通常の電子回路用の抵抗および
ダイオードで構成することができ、広く、高速・
高電圧パルスが必要な用途に活用できる。
ところで、最近の端末装置では、装置の小型
化、高信頼性化、低価格化を目指して、使用電子
回路の集積化が進められている。上記高電圧パル
ス発生回路を応用する装置においても、同回路を
並列に多数必要とする場合が少なくなく、同回路
アレイ集積化の要求が強い。しかし、一例とし
て、多針電極記録方式の静電プリンタへの本高電
圧CMOSインバータ回路の応用を考えた場合、
動作電圧は最近、正又は負で、350V程度が要求
される。余裕度を見込むと500V程度の耐圧の回
路が要求されることになる。従つて、上記高電圧
CMOSインバータや、その複数回路を単一半導
体基板上に集積化するためには、耐圧500Vの
PMOSおよびNMOSトランジスタや350Vの高電
圧配線を同一半導体基板上に相互干渉無く集積化
する技術が必要となり、誘電体素子分離等の高価
な技術を適用する以外、その実現性はほとんど無
きに等しい。たとえば、近年開発されたオフセツ
トゲート構造高耐圧MOSトランジスタ技術によ
れば、不純物濃度が1014l／cm3オーダー以下を充
分低いＰ型またはｎ型基板５０，６０を用いるこ
とにより比較的容易に第７図ａ，ｂに示すような
ドレイン耐圧500V〜1000Vの高耐圧NMOSトラ
ンジスタまたは高耐圧PMOSトランジスタを得
ることができる。しかし、高電圧相補形インバー
タ回路を集積化するため高耐圧NMOSトランジ
スタと高耐圧PMOSトランジスタを同一シリコ
ン基板上に形成するには、たとえば第７図ｃのよ
うな構造にする必要がある。しかし、Ｐ型基板５
０へのｎ型不純物拡散のような単純な方法では、
1014l／cm3レベルの低不純物濃度基板の中に、同
様の低不純物濃度の数十μmの深さのｎ型領域を
設けることはほとんど不可能である。また、エピ
タキシヤル成長等のより高度で高価な技術を駆使
して低不純物濃度のｎ型領域、Ｐ型領域を設ける
ことができ、同一基板上に高耐圧NMOSトラン
ジスタおよび高耐圧PMOSトランジスタを形成
できても、たとえば第７図ｃにおいて両者をつな
ぐ配線７４に高電圧が加わると、配線直下のＰ型
基板の表面に正の反転領域が生じ、ｎ型領域７０
とＰ型基板領域５０との間のPN接合耐圧が劣化
してしまう。従つて、高電圧インバータ動作をさ
せることができない。さらに、同一基板上に相補
形MOSインバータを形成すると、いわゆる
PNPN素子構造が必然的に形成され、“ラツチア
ツプ”という寄生効果が生ずる危険がある。高電
圧回路では、ラツチアツプにより大電力がチツプ
に加えられることになり、素子の永久破壊につな
がる可能性が高い。結局、これまでに高速・高電
圧パルス発生用のCMOSインバータ回路は提案
されたが、その広い応用に当り、半導体素子回路
に特有の集積化の利点を生かせる安価な同回路ア
レイの集積構造は実現されていなかつた。
化、高信頼性化、低価格化を目指して、使用電子
回路の集積化が進められている。上記高電圧パル
ス発生回路を応用する装置においても、同回路を
並列に多数必要とする場合が少なくなく、同回路
アレイ集積化の要求が強い。しかし、一例とし
て、多針電極記録方式の静電プリンタへの本高電
圧CMOSインバータ回路の応用を考えた場合、
動作電圧は最近、正又は負で、350V程度が要求
される。余裕度を見込むと500V程度の耐圧の回
路が要求されることになる。従つて、上記高電圧
CMOSインバータや、その複数回路を単一半導
体基板上に集積化するためには、耐圧500Vの
PMOSおよびNMOSトランジスタや350Vの高電
圧配線を同一半導体基板上に相互干渉無く集積化
する技術が必要となり、誘電体素子分離等の高価
な技術を適用する以外、その実現性はほとんど無
きに等しい。たとえば、近年開発されたオフセツ
トゲート構造高耐圧MOSトランジスタ技術によ
れば、不純物濃度が1014l／cm3オーダー以下を充
分低いＰ型またはｎ型基板５０，６０を用いるこ
とにより比較的容易に第７図ａ，ｂに示すような
ドレイン耐圧500V〜1000Vの高耐圧NMOSトラ
ンジスタまたは高耐圧PMOSトランジスタを得
ることができる。しかし、高電圧相補形インバー
タ回路を集積化するため高耐圧NMOSトランジ
スタと高耐圧PMOSトランジスタを同一シリコ
ン基板上に形成するには、たとえば第７図ｃのよ
うな構造にする必要がある。しかし、Ｐ型基板５
０へのｎ型不純物拡散のような単純な方法では、
1014l／cm3レベルの低不純物濃度基板の中に、同
様の低不純物濃度の数十μmの深さのｎ型領域を
設けることはほとんど不可能である。また、エピ
タキシヤル成長等のより高度で高価な技術を駆使
して低不純物濃度のｎ型領域、Ｐ型領域を設ける
ことができ、同一基板上に高耐圧NMOSトラン
ジスタおよび高耐圧PMOSトランジスタを形成
できても、たとえば第７図ｃにおいて両者をつな
ぐ配線７４に高電圧が加わると、配線直下のＰ型
基板の表面に正の反転領域が生じ、ｎ型領域７０
とＰ型基板領域５０との間のPN接合耐圧が劣化
してしまう。従つて、高電圧インバータ動作をさ
せることができない。さらに、同一基板上に相補
形MOSインバータを形成すると、いわゆる
PNPN素子構造が必然的に形成され、“ラツチア
ツプ”という寄生効果が生ずる危険がある。高電
圧回路では、ラツチアツプにより大電力がチツプ
に加えられることになり、素子の永久破壊につな
がる可能性が高い。結局、これまでに高速・高電
圧パルス発生用のCMOSインバータ回路は提案
されたが、その広い応用に当り、半導体素子回路
に特有の集積化の利点を生かせる安価な同回路ア
レイの集積構造は実現されていなかつた。
本発明は、上記高電圧CMOSインバータ回路
アレイの集積構造を提供せんとする目的でなされ
たものであり、本発明の集積構造にあれば従来困
難であつた高耐圧MOSトランジスタ集積回路素
子の利用が可能となるから、上記回路アレイの実
用に際し、集積化の利点を充分に享受することが
可能となる。
アレイの集積構造を提供せんとする目的でなされ
たものであり、本発明の集積構造にあれば従来困
難であつた高耐圧MOSトランジスタ集積回路素
子の利用が可能となるから、上記回路アレイの実
用に際し、集積化の利点を充分に享受することが
可能となる。
本発明によれば、ゲートソース電極間に、シヤ
ント抵抗およびゲート入力電圧を保持する向きの
ダイオードが並列接続されてなるＮおよびＰ形高
耐圧MOSトランジスタを相補形構成とし、該Ｐ
およびNMOSトランジスタの少なくとも一方の
ゲート電極に該MOSトランジスタのゲート入力
容量より大きな静電容量のゲート入力用コンデン
サを直列接続してなる高電圧相補形MOSインバ
ータアレイにおいて、それぞれのインバータの
NMOSトランジスタおよびそれ用シヤント抵抗
とダイオード同士を同一半導体基板上に、
PMOSトランジスタおよびそれ用シヤント抵抗
とダイオード同士を同一半導体基板上に集積化
し、ゲート入力用コンデンサを外付けで配線した
ことを特徴とする高電圧相補形MOSインバータ
アレイの集積構造が得られる。すなわち本発明
は、(1)同一基板上に高耐圧NMOSトランジスタ
および高耐圧PMOSトランジスタを形成する困
難、(2)両トランジスタを同一基板上で配線でつな
ぎ高電圧インバータ動作をさせる困難、(3)寄生効
果を抑制する困難を、高耐圧NMOSトランジス
タおよびそれに付随する素子同志を一方のチツプ
に集積化し、高耐圧PMOSトランジスタおよび
それに付随する素子同志を他方のチツプに集積化
し、該２個のチツプを外部配線で接続する新規な
集積化構造により解決し、実質的に高電圧相補形
MOSインバータアレイの集積構造を実現せしめ
るものである。
ント抵抗およびゲート入力電圧を保持する向きの
ダイオードが並列接続されてなるＮおよびＰ形高
耐圧MOSトランジスタを相補形構成とし、該Ｐ
およびNMOSトランジスタの少なくとも一方の
ゲート電極に該MOSトランジスタのゲート入力
容量より大きな静電容量のゲート入力用コンデン
サを直列接続してなる高電圧相補形MOSインバ
ータアレイにおいて、それぞれのインバータの
NMOSトランジスタおよびそれ用シヤント抵抗
とダイオード同士を同一半導体基板上に、
PMOSトランジスタおよびそれ用シヤント抵抗
とダイオード同士を同一半導体基板上に集積化
し、ゲート入力用コンデンサを外付けで配線した
ことを特徴とする高電圧相補形MOSインバータ
アレイの集積構造が得られる。すなわち本発明
は、(1)同一基板上に高耐圧NMOSトランジスタ
および高耐圧PMOSトランジスタを形成する困
難、(2)両トランジスタを同一基板上で配線でつな
ぎ高電圧インバータ動作をさせる困難、(3)寄生効
果を抑制する困難を、高耐圧NMOSトランジス
タおよびそれに付随する素子同志を一方のチツプ
に集積化し、高耐圧PMOSトランジスタおよび
それに付随する素子同志を他方のチツプに集積化
し、該２個のチツプを外部配線で接続する新規な
集積化構造により解決し、実質的に高電圧相補形
MOSインバータアレイの集積構造を実現せしめ
るものである。
以下、本発明を図面を用いて詳細に説明する。
第３図ａ，ｂは、それぞれ本発明を構成する主要
素である集積化高耐圧PMOSトランジスタ１９
およびNMOSトランジスタ２９の回路模式図を
示したものである。本図では、それぞれ同一基板
上に、高抵抗とダイオードをゲートソース間に有
する４個の高耐圧トランジスタが集積化された状
態が示されている。すなわち、点線内はそれぞれ
モノリシツクな集積回路（IC）を示す。ICケー
スからは、ソース基板端子１０および２０、それ
ぞれのトランジスタのゲート入力端子とドレイン
電極端子１１〜１８および２１〜２８が、独立し
て取り出される。本発明にかかる高電圧インバー
タの集積構造の第一の実施例を第４図に示す。本
集積構造では、高耐圧PMOSトランジスタTp1〜
Tp4を、高耐圧NMOSトランジスタTn1〜Tn4と
それぞれ対となし、両者のゲート電極同士１１−
２１，１３−２３，１５−２５，１７−２７間
に、この場合Ｐ側MOSトランジスタのゲート入
力容量よりも充分大きな静電容量を持つコンデン
サ３１〜３４を設け、Vin1〜Vin4の各端子を、
各対の駆動信号入力端とし、両者のドレイン電極
同士１２−２２，１４−２４，１６−２６，１８
−２８を短絡して高速・高電圧パルスの出力端
Vout1〜Vout4とする。而して、第４図の如く接
続された回路の端子１０および２０を高電圧電源
および接地電位につなぎ、各高電圧CMOSイン
バータの駆動信号入力端Vin1〜Vin4にMOS IC
レベルの低電圧信号（たとえば５〜10V）を入力
すれば、第２図と同様に、該入力信号に従つて、
出力端Vout1〜Vout4から電源電圧に等しい大き
さの高電圧パルスを取り出すことができる。かく
して、本発明にかかる高電圧MOSインバータア
レイの集積構造によれば、実現の困難な高耐圧
CMOS回路のモノリシツク集積化をすることな
く、高耐圧PMOS回路および高耐圧NMOS回路
を互いに独立にモノリシツク集積化するだけで、
全体として集積化の利点を充分生かした高速・高
電圧パルス発生回路アレイを構成することができ
る。すなわち本集積構造によれば、もともと集積
化が困難でその利点も少ないゲート結合用コンデ
ンサを除き、他の回路素子はすべて集積回路素子
が利用できることとなり、全回路系の小型化、低
価格化、高信頼性化が実現できる。ちなみに本集
積構造に利用する高耐圧ＰおよびNMOS集積回
路は、複雑高度な相互素子分離技術を必要とせ
ず、単にたとえば同タイプのプレーナ型トランジ
スタを同一半導体基板上に集積化したものでよ
い。さて、第４図の実施例では、PMOSトラン
ジスタをインバータの負荷側にした、正極性パル
ス出力回路列の例を示したが、負極性のパルス発
生回路も簡単に構成できる。すなわち、第４図に
おいて、PMOS集積回路と、NMOS集積回路と
を入れかえ、端子１０を負の高電圧電源に接続し
て、駆動信号入力端より、第２図ａの様に、今度
は負極性の駆動信号Vinを入力すれば、同図ｂの
様な負のパルス出力Voutが得られる。
第３図ａ，ｂは、それぞれ本発明を構成する主要
素である集積化高耐圧PMOSトランジスタ１９
およびNMOSトランジスタ２９の回路模式図を
示したものである。本図では、それぞれ同一基板
上に、高抵抗とダイオードをゲートソース間に有
する４個の高耐圧トランジスタが集積化された状
態が示されている。すなわち、点線内はそれぞれ
モノリシツクな集積回路（IC）を示す。ICケー
スからは、ソース基板端子１０および２０、それ
ぞれのトランジスタのゲート入力端子とドレイン
電極端子１１〜１８および２１〜２８が、独立し
て取り出される。本発明にかかる高電圧インバー
タの集積構造の第一の実施例を第４図に示す。本
集積構造では、高耐圧PMOSトランジスタTp1〜
Tp4を、高耐圧NMOSトランジスタTn1〜Tn4と
それぞれ対となし、両者のゲート電極同士１１−
２１，１３−２３，１５−２５，１７−２７間
に、この場合Ｐ側MOSトランジスタのゲート入
力容量よりも充分大きな静電容量を持つコンデン
サ３１〜３４を設け、Vin1〜Vin4の各端子を、
各対の駆動信号入力端とし、両者のドレイン電極
同士１２−２２，１４−２４，１６−２６，１８
−２８を短絡して高速・高電圧パルスの出力端
Vout1〜Vout4とする。而して、第４図の如く接
続された回路の端子１０および２０を高電圧電源
および接地電位につなぎ、各高電圧CMOSイン
バータの駆動信号入力端Vin1〜Vin4にMOS IC
レベルの低電圧信号（たとえば５〜10V）を入力
すれば、第２図と同様に、該入力信号に従つて、
出力端Vout1〜Vout4から電源電圧に等しい大き
さの高電圧パルスを取り出すことができる。かく
して、本発明にかかる高電圧MOSインバータア
レイの集積構造によれば、実現の困難な高耐圧
CMOS回路のモノリシツク集積化をすることな
く、高耐圧PMOS回路および高耐圧NMOS回路
を互いに独立にモノリシツク集積化するだけで、
全体として集積化の利点を充分生かした高速・高
電圧パルス発生回路アレイを構成することができ
る。すなわち本集積構造によれば、もともと集積
化が困難でその利点も少ないゲート結合用コンデ
ンサを除き、他の回路素子はすべて集積回路素子
が利用できることとなり、全回路系の小型化、低
価格化、高信頼性化が実現できる。ちなみに本集
積構造に利用する高耐圧ＰおよびNMOS集積回
路は、複雑高度な相互素子分離技術を必要とせ
ず、単にたとえば同タイプのプレーナ型トランジ
スタを同一半導体基板上に集積化したものでよ
い。さて、第４図の実施例では、PMOSトラン
ジスタをインバータの負荷側にした、正極性パル
ス出力回路列の例を示したが、負極性のパルス発
生回路も簡単に構成できる。すなわち、第４図に
おいて、PMOS集積回路と、NMOS集積回路と
を入れかえ、端子１０を負の高電圧電源に接続し
て、駆動信号入力端より、第２図ａの様に、今度
は負極性の駆動信号Vinを入力すれば、同図ｂの
様な負のパルス出力Voutが得られる。
第５図は、本発明の他の実施例を示す回路接続
図である。本実施例の集積構造によれば、任意の
電位レベルにおける低電圧駆動入力信号により、
正極性、負極性、又は正、負両極性にまたがつた
振幅の高電圧パルスを出力できる集積化回路アレ
イが構成される。すなわち、本実施例の回路で
は、それぞれ別個に集積化されたＰおよび
NMOSトランジスタのゲート電極間１１−２１，
１３−２３，１５−２５，１７−２７を、それぞ
れPMOSトランジスタ側に、PMOSトランジス
タのゲート入力容量より充分大なる静電容量のコ
ンデンサを、NMOSトランジスタ側にNMOSト
ランジスタのゲート入力容量より充分大なる静電
容量のコンデンサを設けてつなぎ、両コンデンサ
の中間端子Vin1〜Vin4を駆動信号入力端とする。
又、端子１０は、より正側のＶ（＋）電源、端子
２０はより負側のＶ（−）電源に接続する。第５
図の回路に、第６図ａに示す様な駆動ゲート信号
を入力すれば、出力端Vout1〜Vout4からは第６
図ｂに示す様な、Ｖ（＋）からＶ（−）の電位にわ
たる振幅Ｖ（＋）−Ｖ（−）なるパルス出力が得ら
れる。本実施例回路の利点は、駆動ゲート信号発
生回路が２つのコンデンサによつて直流的には、
高電圧電源とまつたく分離されていることにあ
り、素子耐圧の許す範囲で、任意の電位レベルに
ある駆動回路により、任意の電源電圧間にわたる
高電圧パルス列を出力することができるところに
ある。ところで、各実施例においてゲート結合用
コンデンサの静電容量値と、チヤージアツプ防止
用の高抵抗の抵抗値は、所望のパルスの繰り返え
し同期を考慮して、適宜選択される。
図である。本実施例の集積構造によれば、任意の
電位レベルにおける低電圧駆動入力信号により、
正極性、負極性、又は正、負両極性にまたがつた
振幅の高電圧パルスを出力できる集積化回路アレ
イが構成される。すなわち、本実施例の回路で
は、それぞれ別個に集積化されたＰおよび
NMOSトランジスタのゲート電極間１１−２１，
１３−２３，１５−２５，１７−２７を、それぞ
れPMOSトランジスタ側に、PMOSトランジス
タのゲート入力容量より充分大なる静電容量のコ
ンデンサを、NMOSトランジスタ側にNMOSト
ランジスタのゲート入力容量より充分大なる静電
容量のコンデンサを設けてつなぎ、両コンデンサ
の中間端子Vin1〜Vin4を駆動信号入力端とする。
又、端子１０は、より正側のＶ（＋）電源、端子
２０はより負側のＶ（−）電源に接続する。第５
図の回路に、第６図ａに示す様な駆動ゲート信号
を入力すれば、出力端Vout1〜Vout4からは第６
図ｂに示す様な、Ｖ（＋）からＶ（−）の電位にわ
たる振幅Ｖ（＋）−Ｖ（−）なるパルス出力が得ら
れる。本実施例回路の利点は、駆動ゲート信号発
生回路が２つのコンデンサによつて直流的には、
高電圧電源とまつたく分離されていることにあ
り、素子耐圧の許す範囲で、任意の電位レベルに
ある駆動回路により、任意の電源電圧間にわたる
高電圧パルス列を出力することができるところに
ある。ところで、各実施例においてゲート結合用
コンデンサの静電容量値と、チヤージアツプ防止
用の高抵抗の抵抗値は、所望のパルスの繰り返え
し同期を考慮して、適宜選択される。
第１図は低電圧ゲート入力により、高速・高電
圧パルスを発生できる高電圧MOSインバータの
基本回路図、第２図ａ，ｂはそれぞれ、同インバ
ータの入力信号と出力パルスの関係を示す波形
図、第３図は、本発明にかかる高電圧MOSイン
バータアレイの集積構造を実現するための集積化
高耐圧MOSトランジスタの回路模式図、第４図、
第５図は、それぞれ本発明にかかる実施例を示す
回路接続図、第６図は第５図の実施例の回路にお
ける入力信号と出力パルスの関係を示す波形図、
第７図ａ，ｂ，ｃは、それぞれ高耐圧NMOSト
ランジスタ、高耐圧PMOSトランジスタ、およ
び同一基板上に形成した高電圧相補形MOSトラ
ンジスタ構造を、示す。又、各図において、１，
２はそれぞれ高耐圧ＮおよびPMOSトランジス
タ、３，５はダイオード、４，６は抵抗、７はゲ
ート入力用コンデンサ、８，９はそれぞれ入力お
よび出力端子、１９，２９はモノリシツク集積化
素子、１０，２０は各トランジスタの共通ソース
端子、１１，１３，１５，１７，２１，２３，２
５，２７は同ゲート入力端子、１２，１４，１
６，１８，２２，２４，２６，２８は同ドレイン
端子、３１〜３４はゲート入力用コンデンサをそ
れぞれ示す。
圧パルスを発生できる高電圧MOSインバータの
基本回路図、第２図ａ，ｂはそれぞれ、同インバ
ータの入力信号と出力パルスの関係を示す波形
図、第３図は、本発明にかかる高電圧MOSイン
バータアレイの集積構造を実現するための集積化
高耐圧MOSトランジスタの回路模式図、第４図、
第５図は、それぞれ本発明にかかる実施例を示す
回路接続図、第６図は第５図の実施例の回路にお
ける入力信号と出力パルスの関係を示す波形図、
第７図ａ，ｂ，ｃは、それぞれ高耐圧NMOSト
ランジスタ、高耐圧PMOSトランジスタ、およ
び同一基板上に形成した高電圧相補形MOSトラ
ンジスタ構造を、示す。又、各図において、１，
２はそれぞれ高耐圧ＮおよびPMOSトランジス
タ、３，５はダイオード、４，６は抵抗、７はゲ
ート入力用コンデンサ、８，９はそれぞれ入力お
よび出力端子、１９，２９はモノリシツク集積化
素子、１０，２０は各トランジスタの共通ソース
端子、１１，１３，１５，１７，２１，２３，２
５，２７は同ゲート入力端子、１２，１４，１
６，１８，２２，２４，２６，２８は同ドレイン
端子、３１〜３４はゲート入力用コンデンサをそ
れぞれ示す。
Claims (1)
- １ ゲートソース電極間に、シヤント抵抗および
ゲート入力電圧を保持する向きのダイオードが並
列接続されてなるＮおよびＰ形高耐圧MOSトラ
ンジスタを相補形構成とし、該ＰおよびＮ
MOSトランジスタの少なくとも一方のゲート電
極に該MOSトランジスタのゲート入力容量より
大きな静電容量のゲート入力用コンデンサを直列
接続してなる高電圧相補形MOSインバータアレ
イにおいて、それぞれのインバータのＮ MOS
トランジスタおよびそれ用シヤント抵抗とダイオ
ード同士を同一半導体基板上に、Ｐ MOSトラ
ンジスタおよびそれ用シヤント抵抗とダイオード
同士を同一半導体基板上に集積化し、ゲート入力
用コンデンサを外付けで配線したことを特徴とす
る高電圧相補形MOSインバータアレイの集積構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56061994A JPS57176841A (en) | 1981-04-24 | 1981-04-24 | Integrated structure of high tension complementary mos inverter array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56061994A JPS57176841A (en) | 1981-04-24 | 1981-04-24 | Integrated structure of high tension complementary mos inverter array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176841A JPS57176841A (en) | 1982-10-30 |
| JPH0221175B2 true JPH0221175B2 (ja) | 1990-05-14 |
Family
ID=13187258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56061994A Granted JPS57176841A (en) | 1981-04-24 | 1981-04-24 | Integrated structure of high tension complementary mos inverter array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57176841A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5108389B2 (ja) * | 2006-06-05 | 2012-12-26 | 三星電子株式会社 | レベルシフト回路およびこれを搭載した表示装置 |
-
1981
- 1981-04-24 JP JP56061994A patent/JPS57176841A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176841A (en) | 1982-10-30 |
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