JPS60254651A - Ｃｍｏｓ回路の入力保護回路 - Google Patents
Ｃｍｏｓ回路の入力保護回路Info
- Publication number
- JPS60254651A JPS60254651A JP59112493A JP11249384A JPS60254651A JP S60254651 A JPS60254651 A JP S60254651A JP 59112493 A JP59112493 A JP 59112493A JP 11249384 A JP11249384 A JP 11249384A JP S60254651 A JPS60254651 A JP S60254651A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input protection
- type
- resistor
- protection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
Landscapes
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、０Ｍ０３回路の入力保護回路に関するもの
である。
である。
従来、この種の装置として第１図に示すものがあった。
第１図は従来の０Ｍ０３回路の入力保護回路の一例を示
す。図において、Ｐ、ＮはＣＭＯＳインバータ１０を構
成するＰ及びＮチャネルＭＯＳトランジスタ、Ｄ１〜Ｄ
３はダイオード、ＩＮは信号入力端子、Ａ及びＯＵＴは
上記インバータ１０の人、出力端子、Ｒ１は端子ＩＮ、
Ａ間に接続された入力保護抵抗である。なおＶｃｃは電
源端子、ＧＮＤは接地端子である。そして本回路におい
て、ダイオードＤＩ、Ｄ２．Ｄ３と、抵抗Ｒ１とがイン
バータ０Ｍ０３回路１０の入力保護回路になっている。
す。図において、Ｐ、ＮはＣＭＯＳインバータ１０を構
成するＰ及びＮチャネルＭＯＳトランジスタ、Ｄ１〜Ｄ
３はダイオード、ＩＮは信号入力端子、Ａ及びＯＵＴは
上記インバータ１０の人、出力端子、Ｒ１は端子ＩＮ、
Ａ間に接続された入力保護抵抗である。なおＶｃｃは電
源端子、ＧＮＤは接地端子である。そして本回路におい
て、ダイオードＤＩ、Ｄ２．Ｄ３と、抵抗Ｒ１とがイン
バータ０Ｍ０３回路１０の入力保護回路になっている。
第２図は第１図の入力保護回路のうち、ダイオードＤＩ
、Ｄ２と抵抗Ｒ１とを示す構造断面図であり、図におい
て、２２はＮ型半導体基板、２１はＰ型拡散抵抗、２３
は表面保護膜、２４はＮ型高濃度拡散層、２５は配線電
極である。
、Ｄ２と抵抗Ｒ１とを示す構造断面図であり、図におい
て、２２はＮ型半導体基板、２１はＰ型拡散抵抗、２３
は表面保護膜、２４はＮ型高濃度拡散層、２５は配線電
極である。
この第２図の構造によれば第１図のダイオードＤＩは必
然的に生じる寄生ダイオードであることが分かる。入力
保護回路としての役割からすれば、本来このダイオード
Ｄ１は不必要なものであり、入力にプラスのサージ電圧
が印加されたとき、あるいは入力電圧が電源電圧Ｖｃｃ
よりも高い場合等に、入力端子ＩＮから電源端子Ｖｃｃ
へ流れこむ電流を増加させるという有害な作用を持って
いる。
然的に生じる寄生ダイオードであることが分かる。入力
保護回路としての役割からすれば、本来このダイオード
Ｄ１は不必要なものであり、入力にプラスのサージ電圧
が印加されたとき、あるいは入力電圧が電源電圧Ｖｃｃ
よりも高い場合等に、入力端子ＩＮから電源端子Ｖｃｃ
へ流れこむ電流を増加させるという有害な作用を持って
いる。
本発明は、上記のような従来のものの欠点を除力保護抵
抗を形成することにより、入力端子と電源端子とを結ん
でいる本来的には不要な寄生ダイオードを除法すること
ができる０Ｍ０３回路の入力保護回路を提供することを
目的としている。
抗を形成することにより、入力端子と電源端子とを結ん
でいる本来的には不要な寄生ダイオードを除法すること
ができる０Ｍ０３回路の入力保護回路を提供することを
目的としている。
以下、この発明の一実施例を図について説明する。
第３図は本発明の一実施例による０Ｍ０３回路の入力保
護回路を示す。
護回路を示す。
図において、第１図と同一符号は同じものを示す。Ｄ４
．Ｄ５は電源Ｖｃｃ、接地端子ＧＮＤ間に直列接続され
たダイオード、Ｒ２は信号入力端子ＩＮとＣＭＯＳイン
バータ１０の入力端子Ｂとの間に接続された入力保護抵
抗である。この第３図では、第１図のダイオードＤＩに
相当するものが除去されている。
．Ｄ５は電源Ｖｃｃ、接地端子ＧＮＤ間に直列接続され
たダイオード、Ｒ２は信号入力端子ＩＮとＣＭＯＳイン
バータ１０の入力端子Ｂとの間に接続された入力保護抵
抗である。この第３図では、第１図のダイオードＤＩに
相当するものが除去されている。
第４図は第３図の抵抗Ｒ２の部分を示す構造断面図であ
る。図において、４７はＰ型（第１導電型）の半導体基
板、４２はＮ型（第２導電型）のエピタキシャル層で、
該エピタキシャル層４２はＰ型分離拡散層４６により複
数の島に分離され、そのうちの１つに入力保護抵抗とし
てのＰ型拡散抵抗４１が形成されている。なお４３は表
面保護膜、４５は配線電極である。
る。図において、４７はＰ型（第１導電型）の半導体基
板、４２はＮ型（第２導電型）のエピタキシャル層で、
該エピタキシャル層４２はＰ型分離拡散層４６により複
数の島に分離され、そのうちの１つに入力保護抵抗とし
てのＰ型拡散抵抗４１が形成されている。なお４３は表
面保護膜、４５は配線電極である。
なお図示していないが、Ｐ型分離領域４６は、回路の最
低電位であるＧＮＤ端子と接続することにより、Ｎ型エ
ピタキシャル層４２の島は、Ｐ型分離拡散層４６との間
にＰ−Ｎ接合の逆バイアス・構造を構成することとなり
、Ｐ型拡散抵抗４１の周囲の領域４２は、他のエピタキ
シャル領域４２の島と分離される。
低電位であるＧＮＤ端子と接続することにより、Ｎ型エ
ピタキシャル層４２の島は、Ｐ型分離拡散層４６との間
にＰ−Ｎ接合の逆バイアス・構造を構成することとなり
、Ｐ型拡散抵抗４１の周囲の領域４２は、他のエピタキ
シャル領域４２の島と分離される。
また第３図の入力保護回路のダイオードＤ４゜Ｄ５は、
第４図では図示していないが、Ｐ型拡散抵抗と別の島内
にそれぞれ形成される。
第４図では図示していないが、Ｐ型拡散抵抗と別の島内
にそれぞれ形成される。
次に作用効果について説明する。
第４図の構造によれば、第２図の構造で寄生的に生ずる
ダイオードＤ１がないため、入力端子ＩＮから電源端子
Ｖｃｃに流れこむ電流値を小さな値におさえることが容
易で、０Ｍ０３回路の異常動作の原因となる有害なＣＭ
Ｏ３回路中の寄生サイリスクに対する耐量を向上させる
ことができ、集積回路の設計が容易となる。
ダイオードＤ１がないため、入力端子ＩＮから電源端子
Ｖｃｃに流れこむ電流値を小さな値におさえることが容
易で、０Ｍ０３回路の異常動作の原因となる有害なＣＭ
Ｏ３回路中の寄生サイリスクに対する耐量を向上させる
ことができ、集積回路の設計が容易となる。
なお、上記実施例ではダイオードと抵抗からなる入力保
護回路について説明したが、トランジスタと抵抗からな
る入力保護回路に適用してもよく、上記実施例と同様の
効果を奏する。
護回路について説明したが、トランジスタと抵抗からな
る入力保護回路に適用してもよく、上記実施例と同様の
効果を奏する。
また、上記実施例では半導体基板及び分離拡散層がＰ型
、エピタキシャル層がＮ型の場合について説明したが、
導電型がそれぞれ逆の場合であってもよく、上記実施例
と同様の効果を奏する。
、エピタキシャル層がＮ型の場合について説明したが、
導電型がそれぞれ逆の場合であってもよく、上記実施例
と同様の効果を奏する。
以上のように、本発明によれば、半導体基板上に分離形
成されたエピタキシャル層の１つの島の中に、他の素子
と分離して入力保護抵抗を形りするようにしたので、従
来必然的に生じていた入力端子と電源端子間の寄生ダイ
オードを除去することができ、本来の保護抵抗としての
働きを向上できる効果がある。
成されたエピタキシャル層の１つの島の中に、他の素子
と分離して入力保護抵抗を形りするようにしたので、従
来必然的に生じていた入力端子と電源端子間の寄生ダイ
オードを除去することができ、本来の保護抵抗としての
働きを向上できる効果がある。
第１図は従来の０Ｍ０３回路の入力保護回路の一実施例
を示す回路図、第２図は第１図の一部を示す構造断面図
、第３図は本発明の一実施例を示す回路図、第４図は第
３図の回路の一部を示す構造断面図である。 Ｄ’４．Ｄ５・・・ダイオード、Ｐ、 Ｎ・・・Ｐ、
Ｎ型ＭＯＳトランジスタ、Ｂ・・・入力端子、ＩＮ・・
・信号入力端子、Ｒ２・・・入力保護抵抗、１０・・・
インバータ（０Ｍ０３回路） 、Ｖｃｃ−電源端子、Ｇ
Ｎ Ｄ ・・・接地端子、４７・・・Ｐ型半導体基板
（第１導電型の半導体基板）、４２・・・Ｎ型エピタキ
シャル層（第２導電型のエピタキシャル層）、４６・・
・Ｐ型分離拡散層（第１導電型の分離拡散層）、４１・
・・Ｐ型拡散抵抗。 なお図中同一符号は同−又は相当部分を示す。 第１図 化２図 第３図 第４図
を示す回路図、第２図は第１図の一部を示す構造断面図
、第３図は本発明の一実施例を示す回路図、第４図は第
３図の回路の一部を示す構造断面図である。 Ｄ’４．Ｄ５・・・ダイオード、Ｐ、 Ｎ・・・Ｐ、
Ｎ型ＭＯＳトランジスタ、Ｂ・・・入力端子、ＩＮ・・
・信号入力端子、Ｒ２・・・入力保護抵抗、１０・・・
インバータ（０Ｍ０３回路） 、Ｖｃｃ−電源端子、Ｇ
Ｎ Ｄ ・・・接地端子、４７・・・Ｐ型半導体基板
（第１導電型の半導体基板）、４２・・・Ｎ型エピタキ
シャル層（第２導電型のエピタキシャル層）、４６・・
・Ｐ型分離拡散層（第１導電型の分離拡散層）、４１・
・・Ｐ型拡散抵抗。 なお図中同一符号は同−又は相当部分を示す。 第１図 化２図 第３図 第４図
Claims (1)
- （１） 入力保護抵抗を有し０Ｍ０８回路のラッチアッ
プを防止する０Ｍ０３回路の入力保護回路において、第
１導電型の半導体基板上に形成された第２導電型のエピ
タキシャル層は第１導電型の分離拡散層により複数の島
に分離して形成され、上記抵抗は１つの核晶の中に他の
素子と分離して形成されていることを特徴とする０Ｍ０
３回路の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112493A JPS60254651A (ja) | 1984-05-30 | 1984-05-30 | Ｃｍｏｓ回路の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112493A JPS60254651A (ja) | 1984-05-30 | 1984-05-30 | Ｃｍｏｓ回路の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254651A true JPS60254651A (ja) | 1985-12-16 |
Family
ID=14588022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59112493A Pending JPS60254651A (ja) | 1984-05-30 | 1984-05-30 | Ｃｍｏｓ回路の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254651A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2598852A1 (fr) * | 1986-05-16 | 1987-11-20 | Eurotechnique Sa | Dispositif de protection d'entree pour circuits integres en technologie cmos. |
| JPS6393146A (ja) * | 1986-10-08 | 1988-04-23 | Fuji Electric Co Ltd | 半導体装置 |
| US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4916391A (ja) * | 1972-03-27 | 1974-02-13 |
-
1984
- 1984-05-30 JP JP59112493A patent/JPS60254651A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4916391A (ja) * | 1972-03-27 | 1974-02-13 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
| FR2598852A1 (fr) * | 1986-05-16 | 1987-11-20 | Eurotechnique Sa | Dispositif de protection d'entree pour circuits integres en technologie cmos. |
| JPS6393146A (ja) * | 1986-10-08 | 1988-04-23 | Fuji Electric Co Ltd | 半導体装置 |
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