JPH0221332A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 メモリレジスタ、を有するマイクロプロセッサ、特にそ
のメモリレジスタアクセスの改良に関し、メモリレジス
タのアクセス実行速度を向上させることを目的とし、 命令レジスタと、該命令レジスタの命令をデコードする
命令デコーダと、該命令デコーダからの制御信号により
制御され、ＲＡＭ上にメモリレジスタを有する実行ユニ
ットと、前記命令レジスタの命令から前記メモリレジス
タのアクセスの必要の有無に応じて動作するレジスタア
ドレス生成ユニット制御部と、該レジスタアドレス生成
ユニット制御ユニットからの制御信号により制御され、
前記メモリレジスタのレジスタアドレスを生成するレジ
スタアドレス生成ユニットとを具備するように構成する
。

〔産業上の利用分野〕

本発明はメモリマツブトレジスタ（本明細書では、メモ
リレジスタとする）を有するマイクロプロセッサ、特に
そのメモリレジスタアクセスの改良に関する。

〔従来の技術〕

メモリレジスタを有するマイクロプロセッサ（ＣＰ　Ｕ
）においては、ＲＡＭの特定アドレスをレジスタとして
割当て、レジスタに対するアクセスはこのＲＡＭをアク
セスすることにより実現するものである。

第６図は従来のメモリレジスタを有するマイクロプロセ
ッサのブロック回路図である。第６図において、１は命
令レジスタ、２は保持した命令コードに応じて制御信号
を発生する命令デコーダ、３は実行ユニットである。さ
らに、実行ユニット３は、一部の領域がメモリレジスタ
として作用するＲＡＭ　３１　（セル部３１１およびデ
コーダ部３１２を含む）、メモリレジスタ　（ＲＡＭ）
３１のアドレスを生成するレジスタアドレス生成部、３
３はバス、である。バス３３にはＡＬｏ　３４等が接続
されている。

上述の命令デコーダ２はマイクロプログラムを保持する
マイクロＲＯＭ、プログラマブルロジックアレイ　（Ｐ
ＬＡ）、もしくはランダムロジックにより構成されてお
り、命令デコーダ２から発生する各種の制御信号は実行
ユニット３のメモリレジスタ３１、レジスタアドレス生
成部３２　、ＡＬＬ１３３等を制御する。

メモリレジスタ３１をアクセスする場合には、レジスタ
アドレス生成部３２によりレジスタアドレスを生成し、
メモリレジスタ３１の特定番地をアクティブにし、ＲＡ
Ｍセル部３１１　とバス３３との間でデータのやり取り
を行う。

〔発明が解決しようとする課題〕

しかしながら、第６図のマイクロプロセッサにおいては
、メモリレジスタ３１をＲＡＭで構成しているために、
アクセスに際し、アドレス指定とデータアクセスの２マ
シンステートを必要とする。

また、レジスタアドレス生成部３２は実行ユニット３の
一部分であるので、実行ユニット３の命令実行動作が開
始されてからでなくてはレジスタアドレス生成部３２か
らレジスタアドレスが発生しない。

従って、第７図に示すように、命令動作の最初にメモリ
レジスタ３１をアクセスする必要がある命令であっても
、命令実行開始後の第１のマシンステートでレジスタア
ドレスを発生し、実際のレジスタアクセスは第２のマシ
ンステートとなってしまう。すなわち、専用レジスタの
アクセスに比べてメモリレジスタのアクセスは１マシン
ステ一ト分だけ実行速度が低下するという課題があった
。

従って、本発明の目的は、メモリレジスタのアクセス実
行速度を向上させることにある。

〔課題を解決するための手段〕

上述の課題を解決するための手段は第１図に示される。

すなわち、１は命令レジスタ、２はこの命令レジスタの
命令をデコードする命令デコーダ、３は命令デコーダ２
からの制御信号により制御され、ＲＡＭ上にメモリレジ
スタ３１を有する実行ユニットである。メモリレジスタ
３１のアドレス生成のために、レジスタアドレス制御部
４およびレジスタアドレス生成ユニット５が命令デコー
ダ２とは別系統で設けられている。ここで、レジスタア
ドレス制御部４は命令レジスタ１の命令からメモリレジ
スタ３１のアクセスの必要の有無に応じて動作し、レジ
スタアドレス生成ユニット５はレジスタアドレス生成ユ
ニット制御ユニ・２ト４からの制御信号により制御され
、メモリレジスタ３１のレジスタアドレスを生成する。

〔作　用〕

上述の手段によれば、レジスタアドレス生成ユニット５
を実行ユニット１から分離し、実行ユニット３の動作に
対し先行動作させることによりメモリレジスタ３１のア
クセス動作の高速化を図る。

すなわち、次に実行する命令のコードを命令デコーダ２
がデコードする際に、その命令が先頭でメモリレジスタ
３１のアクセスを必要とするならば、レジスタアドレス
生成ユニット制御部４がレジスタアドレス生成ユニット
５を実行ユニット３より先行して動作させ、第２図に示
すように、レジスタアドレスを実行ユニット３の命令実
行開始前にメモリレジスタ３１のデコーダ部３１２に入
力する。

この結果、メモリレジスタ３１のアクセスが実行ユニッ
ト３の命令実行開始後の第１のマシンステートで可能と
なる。

なお、上述の手段にすると、ある命令を実行する時に、
最終ステートでその次の命令のためのレジスタアドレス
を出力する場合がある。しかし、命令動作においては、
データアクセスをしないと意味がないため、メモリレジ
スタ（ＲＡＭ）３１に対してアドレス出力をするだけで
動作が終了することはあり得ない。それゆえ、各命令の
最終ステートでその命令の動作としてレジスタアドレス
を出力することはない。従って、最終ステートにおける
次の命令のためのレジスタアドレス出力が命令本来の動
作と競合することはない。

〔実施例〕

第３図は本発明に係るマイクロプロセッサの第１の実施
例を示すブロック回路図である。第３図においては、第
６図の構成要素に、レジスタアドレス生成ユニット制御
部４およびレジスタアドレス生成部５を付加し、さらに
、実行ユニット３′にセレクト ３５を付加しである。第１の実施例においては、従来の
レジスタアクセス方式と本発明のレジスタアクセス方式
の両方を実現している。

命令の実行が終了するマシンステートでは、次の命令の
実行のために、命令レジスタ１に保持された命令コード
が命令デコーダ２によってデコードされる。この際に、
同時に、次に実行する命令が第１のマシンステートでの
メモリレジスタ３１のアクセスを必要とするか否かをレ
ジスタアドレス生成ユニット制御部４が判断する。この
結果、メモリレジスタ３１のアクセスが必要な場合には
、レジスタアドレス生成ユニット制御８１Ｂ４が制御信
号をレジスタアドレス生成部５に送出すると共にセレク
タ３５に次命令用レジスタアドレス選択信号を送出する
。すなわち、次の命令の第１マシンステートでメモリレ
ジスタ３１のアクセスが必要な場合、レジスタアドレス
生成ユニット制御部４からの制御信号によりレジスタア
ドレス生成部５が動作し、レジスタアドレス生成ユニッ
ト制御部４からの選択信号が前の命令の最終ステートを
実行しているときに次の命令で使うメモリレジスタ３１
のアドレスを発生し、セレクタ３５へ入力する。このと
き、当該選択信号はセレクタ３５を図中右側のレジスタ
アドレスを選択するように動作させる。従って、メモリ
レジスタ３１のデコーダ部３１２に対して先行レジスタ
アドレス出力がなされ、次の命令、の第１のマシンステ
ートでのメモリレジスタ３１のアクセスが可能となる。

上記第１のマシンステート以外のステートでは、レジス
タアクセスは従来方法で構わない。すなわち、次の命令
の第１のマシンステートでのメモリレジスタ３１のアク
セスが不要な場合、上記選択信号はセレクタ３５を図中
左側のレジスタアドレスを選択するように動作させる。

従って、先行レジスタアドレスの出力はない。

第４図は本発明の第２の実施例を示し、実行ユニット３
′以外の構成要素は第１の実施例と同一である。すなわ
ち、実行ユニット３′において、レジスタアドレス生成
部３２を設けず、従って、実行ユニット３′外からメモ
リレジスタ３１をアクセスする場合には、実行ユニット
３′の命令実行開始後の第１のマシンステートに必要で
ない場合にも、先行レジスタアドレスの処理を行う。ま
た、バス３３をセレクタ３５を介してメモリレジスタ３
１に接続することにより、メモリレジスタ３１を通常の
ＲＡＭとしても作用させることができる。

第５図は本発明の第３の実施例を示し、実行ユニット３
′以外の構成要素は第１の実施例と同一である。すなわ
ち、バス３５を設け、レジスタアドレス生成部５からの
レジスタアドレスをバス３５を介してメモリレジスタ３
１に送り込むようにする。これにより、やはり、メモリ
レジスタ３１は通常のＲＡＭとしても作用できる。

なお、上述の実施例にふいては、次の命令の命令コード
からレジスタアドレスを発生するか否かを決定している
が、必ず発生することにしてもよい。

また、次の命令の命令コードから生成するレジスタアド
レスを決めているため、命令毎に異なるメモリレジスタ
を指定できるようになっているが、どこか特定のレジス
タのみに限定してもよい。

さらに、特定のメモリレジスタのアドレスを必ず発生さ
せる場合ならば、高速アクセスができるのはルジスタの
みに限定されてしまうが、レジスタアドレス生成ユニッ
ト制御部４が不要となり、命令デコーダ２からレジスタ
アドレス生成部５を制御するだけの単純な構成にできる
。

さらに、上述の実施例では、先行レジスタアドレス出力
は命令動作の最終マシンステートで行われるとしている
が、命令デコーダの構成によっては、１マシンステート
では次の命令のデコードが完了せず、前の命令と次の命
令との実行動作の間にウェイトステートが生ずるマイク
ロプロセッサもあり得る。このようなマイクロプロセッ
サでは、命令動作の最終ステートにて先行レジスタアド
レスを出力するのでは次の命令の第１のマシンステート
でのレジスタアクセスは実現できない。このようなマイ
クロプロセッサに本発明を適用する場合、上記ウェイト
ステート中に先行レジスタアドレスを出力すればよい。

〔発明の効果〕

以上説明したように本発明によれば、メモリレジスタに
対するアクセスを最初に行う命令において、第１のマシ
ンステートでレジスタアドレス出力が不要となり、メモ
リレジスタのアクセス実行速度向上に寄与できる。すな
わち、短縮されるステート数は１ステートではあるが、
レジスタアクセス命令は一般に短い命令であるため、メ
モリレジスタのアクセス実行速度向上率は決して少なく
はない。たとえば、アキュムレータとメモリレジスタ間
の転送命令にみられるように、 従来方法・・・２マシンステート 本発明　　・・・１マシンステート と最大２倍の高速化となる。さらに、レジスタアクセス
命令は使用頻度が高い命令であるため、これらの命令の
高速化がプログラム全体に及ぼす効果は大きい。

【図面の簡単な説明】

第１図は本発明の基本構成を示すブロック回路図、 第２図は本発明の詳細な説明するタイミング図、第３図
・第４図、第５図は、それぞれ、本発明に係るマイクロ
プロセッサの第１、第２、第３の第７図は第６図の回路
動作を示すタイミング図である。 ■＝命令レジスタ、　　２：命令デコーダ、３．３’：
実行ユニット、 ３１：メモリレジスタ（ＲＡＭ）、 ３２：レジスタアドレス生成部、 ３３：バス、 ４：レジスタアドレス生成ユニット制御部、５；レジス
タアドレス生成部。

Claims (1)

1. 【特許請求の範囲】 １、命令レジスタ（１）と、 該命令レジスタの命令をデコードする命令デコーダ（２
   ）と、 該命令デコーダからの制御信号により制御され、ＲＡＭ
   上にメモリレジスタ（３１）を有する実行ユニット（３
   ）と、 前記命令レジスタの命令から前記メモリレジスタのアク
   セスの必要の有無に応じて動作するレジスタアドレス生
   成ユニット制御部（４）と、該レジスタアドレス生成ユ
   ニット制御ユニットからの制御信号により制御され、前
   記メモリレジスタのレジスタアドレスを生成するレジス
   タアドレス生成ユニット（５）と を具備するマイクロプロセッサ。