JPH05334234A - 高速ｄｍａ転送装置 - Google Patents
高速ｄｍａ転送装置Info
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- JPH05334234A JPH05334234A JP15890492A JP15890492A JPH05334234A JP H05334234 A JPH05334234 A JP H05334234A JP 15890492 A JP15890492 A JP 15890492A JP 15890492 A JP15890492 A JP 15890492A JP H05334234 A JPH05334234 A JP H05334234A
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- Japan
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- memory
- signal
- transfer
- dma
- gate
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 92
- 238000010586 diagram Methods 0.000 description 4
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 ＤＭＡのメモリ−メモリ間転送において、１
回のサイクル内でメモリリードおよびメモリライトを同
時に行うことにより、ＤＭＡ転送を高速化を図る。 【構成】 ＤＭＡ転送時、ＤＭＡコントローラ２および
デコーダ３は、転送を行う任意の転送元メモリ７および
転送先メモリ８を同時に選択すると共に、１サイクル内
でメモリライト（ＭＷＲ）信号２０およびメモリライト
（ＭＲＯ）信号２１を出力し、ＤＭＡ転送方向制御信号
１９により第１ゲート信号２４および第２ゲート信号２
５を出力することにより、ＤＭＡ転送データを転送元メ
モリ７からデータバス１１を介して転送先メモリ８に転
送する。
回のサイクル内でメモリリードおよびメモリライトを同
時に行うことにより、ＤＭＡ転送を高速化を図る。 【構成】 ＤＭＡ転送時、ＤＭＡコントローラ２および
デコーダ３は、転送を行う任意の転送元メモリ７および
転送先メモリ８を同時に選択すると共に、１サイクル内
でメモリライト（ＭＷＲ）信号２０およびメモリライト
（ＭＲＯ）信号２１を出力し、ＤＭＡ転送方向制御信号
１９により第１ゲート信号２４および第２ゲート信号２
５を出力することにより、ＤＭＡ転送データを転送元メ
モリ７からデータバス１１を介して転送先メモリ８に転
送する。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送に関し、特にメモ
リとメモリ間のＤＭＡ転送を高速に行うことができる高
速ＤＭＡ転送装置に関するものである。
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送に関し、特にメモ
リとメモリ間のＤＭＡ転送を高速に行うことができる高
速ＤＭＡ転送装置に関するものである。
【０００２】
【従来の技術】従来、この種のメモリ−メモリ間のＤＭ
Ａ転送は、ＤＭＡコントローラから転送元メモリに対し
て、アドレスおよび制御信号を出力することにより、転
送元メモリから転送データが出力され、転送データをラ
ッチする。
Ａ転送は、ＤＭＡコントローラから転送元メモリに対し
て、アドレスおよび制御信号を出力することにより、転
送元メモリから転送データが出力され、転送データをラ
ッチする。
【０００３】次に、ＤＭＡコントローラから転送先メモ
リに対してアドレスおよび制御信号を出力することによ
り、転送先メモリに転送データが書き込まれるといった
２回のサイクルを必要としていた。
リに対してアドレスおよび制御信号を出力することによ
り、転送先メモリに転送データが書き込まれるといった
２回のサイクルを必要としていた。
【０００４】
【発明が解決しようとする課題】上述した従来のＤＭＡ
転送は、転送元メモリから転送データを読み出すサイク
ルと、転送先メモリに転送データを書き込むという２回
のサイクルを必要とするので、より速くＤＭＡ転送を行
いたい場合には、転送の効率が悪くなるという問題点が
ある。
転送は、転送元メモリから転送データを読み出すサイク
ルと、転送先メモリに転送データを書き込むという２回
のサイクルを必要とするので、より速くＤＭＡ転送を行
いたい場合には、転送の効率が悪くなるという問題点が
ある。
【０００５】
【課題を解決するための手段】本発明に係る高速ＤＭＡ
転送装置は、ＤＭＡ転送時に同時に転送元メモリおよび
転送先メモリを選択する手段と、１サイクル内で、転送
元メモリにメモリリード信号を出力し、転送先メモリに
メモリライト信号を出力する手段と、ＤＭＡ転送データ
を転送元メモリからデータバスを介して転送先メモリに
転送する手段とを有している。
転送装置は、ＤＭＡ転送時に同時に転送元メモリおよび
転送先メモリを選択する手段と、１サイクル内で、転送
元メモリにメモリリード信号を出力し、転送先メモリに
メモリライト信号を出力する手段と、ＤＭＡ転送データ
を転送元メモリからデータバスを介して転送先メモリに
転送する手段とを有している。
【０００６】
【作用】本発明はメモリ−メモリ間のＤＭＡ転送を１サ
イクルで行うことができるので、ＤＭＡ転送を高速に行
うことができる。
イクルで行うことができるので、ＤＭＡ転送を高速に行
うことができる。
【０００７】
【実施例】図１は本発明に係る高速ＤＭＡ転送装置の一
実施例を示すブロック図である。同図において、１は入
出力命令を行うＣＰＵであり、ＨＬＤＲＯ信号１３が入
力し、ＨＬＤＡＫ信号１４、Ｉ／Ｏライト信号１５、Ｉ
／Ｏリード信号１６、ＣＰＵメモリリード信号１７、Ｃ
ＰＵメモリライト信号１８がそれぞれ出力する。
実施例を示すブロック図である。同図において、１は入
出力命令を行うＣＰＵであり、ＨＬＤＲＯ信号１３が入
力し、ＨＬＤＡＫ信号１４、Ｉ／Ｏライト信号１５、Ｉ
／Ｏリード信号１６、ＣＰＵメモリリード信号１７、Ｃ
ＰＵメモリライト信号１８がそれぞれ出力する。
【０００８】２はＤＭＡコントローラ（ＤＭＡＣ）であ
り、ＨＬＤＡＫ信号１４、Ｉ／Ｏライト信号１５、Ｉ／
Ｏリード信号１６がそれぞれ入力し、ＨＬＤＲＯ信号１
３、ＤＭＡ転送方向制御信号１９、図２（Ｅ）に示すメ
モリライト（ＭＷＲ）信号２０、図２（Ｄ）に示すメモ
リリード（ＭＲＤ）信号２１をそれぞれ出力する。
り、ＨＬＤＡＫ信号１４、Ｉ／Ｏライト信号１５、Ｉ／
Ｏリード信号１６がそれぞれ入力し、ＨＬＤＲＯ信号１
３、ＤＭＡ転送方向制御信号１９、図２（Ｅ）に示すメ
モリライト（ＭＷＲ）信号２０、図２（Ｄ）に示すメモ
リリード（ＭＲＤ）信号２１をそれぞれ出力する。
【０００９】３はデコーダ（ＤＥＣ）であり、ＨＬＤＡ
Ｋ信号１４、ＤＭＡ転送方向制御信号１９が入力し、第
１チップイネーブル信号２２、第２チップイネーブル信
号２３、第１ゲート信号２４、第２ゲート信号２５をそ
れぞれ出力する。
Ｋ信号１４、ＤＭＡ転送方向制御信号１９が入力し、第
１チップイネーブル信号２２、第２チップイネーブル信
号２３、第１ゲート信号２４、第２ゲート信号２５をそ
れぞれ出力する。
【００１０】このデコーダ（ＤＥＣ）３は、ＣＰＵ１か
らの上位アドレスをデコードするときに、下記の第１メ
モリまたは第２メモリの一方を選択するが、ＤＭＡ転送
時には、ＨＬＤＡＫ信号１４でモードを切り替えること
により、ＤＭＡ転送を行う第１メモリおよび第２メモリ
の２つのメモリが同時に選択するように構成されてい
る。
らの上位アドレスをデコードするときに、下記の第１メ
モリまたは第２メモリの一方を選択するが、ＤＭＡ転送
時には、ＨＬＤＡＫ信号１４でモードを切り替えること
により、ＤＭＡ転送を行う第１メモリおよび第２メモリ
の２つのメモリが同時に選択するように構成されてい
る。
【００１１】４はゲート回路４Ａ、４Ｂを備えた第１ゲ
ートであり、メモリライト（ＭＷＲ）信号２０、メモリ
リード（ＭＲＤ）信号２１および第１ゲート信号２４が
入力する。５はゲート回路５Ａ、５Ｂを備えた第２ゲー
トであり、メモリライト（ＭＷＲ）信号２０、メモリリ
ード（ＭＲＤ）信号２１および第２ゲート信号が入力す
る。
ートであり、メモリライト（ＭＷＲ）信号２０、メモリ
リード（ＭＲＤ）信号２１および第１ゲート信号２４が
入力する。５はゲート回路５Ａ、５Ｂを備えた第２ゲー
トであり、メモリライト（ＭＷＲ）信号２０、メモリリ
ード（ＭＲＤ）信号２１および第２ゲート信号が入力す
る。
【００１２】６Ａ〜６Ｅは論理オアゲートであり、下記
の第１メモリおよび第２メモリに対して、ＣＰＵ１から
メモリリード／メモリライトを実行するときに必要とな
るＣＰＵメモリリード信号１７およびＣＰＵメモリライ
ト信号１８を有効にする。
の第１メモリおよび第２メモリに対して、ＣＰＵ１から
メモリリード／メモリライトを実行するときに必要とな
るＣＰＵメモリリード信号１７およびＣＰＵメモリライ
ト信号１８を有効にする。
【００１３】７は第１メモリ、８は第２メモリ、９はＣ
ＰＵ１、ＤＭＡコントローラ（ＤＭＡＣ）２、デコーダ
（ＤＥＣ）３間に接続された上位アドレスバス、１０は
ＣＰＵ１、ＤＭＡコントローラ（ＤＭＡＣ）２、第１メ
モリ７、第２メモリ８間に接続された下位アドレスバ
ス、１１はＣＰＵ１、ＤＭＡコントローラ（ＤＭＡＣ）
２、第１メモリ７、第２メモリ８間に接続されたデータ
バスである。
ＰＵ１、ＤＭＡコントローラ（ＤＭＡＣ）２、デコーダ
（ＤＥＣ）３間に接続された上位アドレスバス、１０は
ＣＰＵ１、ＤＭＡコントローラ（ＤＭＡＣ）２、第１メ
モリ７、第２メモリ８間に接続された下位アドレスバ
ス、１１はＣＰＵ１、ＤＭＡコントローラ（ＤＭＡＣ）
２、第１メモリ７、第２メモリ８間に接続されたデータ
バスである。
【００１４】なお、図２は高速ＤＭＡ転送の各部の信号
の１サイクルのタイミングの概略図である。この１サイ
クルは、４つのステート２６（Ｓ１、Ｓ２、Ｓ３、Ｓ
４）からなり、１ステート当たり図２（Ａ）に示すクロ
ック信号の１クロックに相当する。また、図２（Ｂ）は
アドレス、図２（Ｃ）はデータ、図２（Ｄ）はメモリリ
ード（ＭＲＤ）信号、図２（Ｅ）はメモリライト（ＭＷ
Ｒ）信号であり、１サイクル間で実行することを示す。
の１サイクルのタイミングの概略図である。この１サイ
クルは、４つのステート２６（Ｓ１、Ｓ２、Ｓ３、Ｓ
４）からなり、１ステート当たり図２（Ａ）に示すクロ
ック信号の１クロックに相当する。また、図２（Ｂ）は
アドレス、図２（Ｃ）はデータ、図２（Ｄ）はメモリリ
ード（ＭＲＤ）信号、図２（Ｅ）はメモリライト（ＭＷ
Ｒ）信号であり、１サイクル間で実行することを示す。
【００１５】次に、上記構成による高速ＤＭＡの動作に
ついて説明する。まず、ＤＭＡのリクエストが発生する
と、ＤＭＡコントローラ（ＤＭＡＣ）２はＣＰＵ１にＨ
ＬＤＲＯ信号１３を出力する。そして、ＣＰＵ１はこの
ＨＬＤＲＯ信号１３を受けて、バスを開放した状態を示
すＨＬＤＡＫ信号１４をＤＭＡコントローラ（ＤＭＡ
Ｃ）２に出力する。
ついて説明する。まず、ＤＭＡのリクエストが発生する
と、ＤＭＡコントローラ（ＤＭＡＣ）２はＣＰＵ１にＨ
ＬＤＲＯ信号１３を出力する。そして、ＣＰＵ１はこの
ＨＬＤＲＯ信号１３を受けて、バスを開放した状態を示
すＨＬＤＡＫ信号１４をＤＭＡコントローラ（ＤＭＡ
Ｃ）２に出力する。
【００１６】このＤＭＡコントローラ（ＤＭＡＣ）２は
このＨＬＤＡＫ信号１４を受けて、ＣＰＵ１がバスを開
放した状態になったと判断して、ＤＭＡの動作を開始す
る。ここで、第１メモリ７から第２メモリ８へＤＭＡ転
送する場合について説明する。
このＨＬＤＡＫ信号１４を受けて、ＣＰＵ１がバスを開
放した状態になったと判断して、ＤＭＡの動作を開始す
る。ここで、第１メモリ７から第２メモリ８へＤＭＡ転
送する場合について説明する。
【００１７】ＤＭＡ転送状態にはいると、ＤＭＡコント
ローラ（ＤＭＡＣ）２はＤＭＡ転送前に、予めＣＰＵ１
からＩ／Ｏライト信号１５、Ｉ／Ｏリード信号１６、ア
ドレスバス、データバスを通して設定された転送アドレ
スにより、上位アドレスバス９に送られる上位アドレス
をデコーダ（ＤＥＣ）３に出力する。
ローラ（ＤＭＡＣ）２はＤＭＡ転送前に、予めＣＰＵ１
からＩ／Ｏライト信号１５、Ｉ／Ｏリード信号１６、ア
ドレスバス、データバスを通して設定された転送アドレ
スにより、上位アドレスバス９に送られる上位アドレス
をデコーダ（ＤＥＣ）３に出力する。
【００１８】そこで、デコーダ（ＤＥＣ）３は上位アド
レスをデコードして、第１チップイネーブル信号２２、
第２チップイネーブル信号２３を出力して、第１メモリ
７と第２メモリ８を同時に選択する。このように、ＤＭ
Ａ転送時には第１メモリ７および第２メモリ８が同時に
選択される。
レスをデコードして、第１チップイネーブル信号２２、
第２チップイネーブル信号２３を出力して、第１メモリ
７と第２メモリ８を同時に選択する。このように、ＤＭ
Ａ転送時には第１メモリ７および第２メモリ８が同時に
選択される。
【００１９】また、デコーダ（ＤＥＣ）３はＤＭＡコン
トローラ（ＤＭＡＣ）２から出力するＤＭＡ転送方向制
御信号１９が入力することにより、第１ゲート信号２４
を第１ゲート４に出力し、第２ゲート信号２５を第２ゲ
ート５に出力する。
トローラ（ＤＭＡＣ）２から出力するＤＭＡ転送方向制
御信号１９が入力することにより、第１ゲート信号２４
を第１ゲート４に出力し、第２ゲート信号２５を第２ゲ
ート５に出力する。
【００２０】このため、第１ゲート４の第１ゲート回路
４Ａが閉じ、第２ゲート回路４Ｂが開く。一方、第２ゲ
ート５の第１ゲート回路５Ａが開き、第２ゲート回路５
Ｂが閉じる。そこで、ＤＭＡコントローラ（ＤＭＡＣ）
２から出力するメモリリード（ＭＲＤ）信号２１（図２
（Ｄ）参照）は、第１ゲート４の開放状態のゲート回路
４Ｂ→論理オアゲート６Ｂを介して第１メモリ７に入力
し、メモリリード（ＭＲＤ）を実行する。
４Ａが閉じ、第２ゲート回路４Ｂが開く。一方、第２ゲ
ート５の第１ゲート回路５Ａが開き、第２ゲート回路５
Ｂが閉じる。そこで、ＤＭＡコントローラ（ＤＭＡＣ）
２から出力するメモリリード（ＭＲＤ）信号２１（図２
（Ｄ）参照）は、第１ゲート４の開放状態のゲート回路
４Ｂ→論理オアゲート６Ｂを介して第１メモリ７に入力
し、メモリリード（ＭＲＤ）を実行する。
【００２１】また、ＤＭＡコントローラ（ＤＭＡＣ）２
から出力するメモリライト（ＭＷＲ）信号２０（図２
（Ｅ）参照）は第２ゲート５の開放状態のゲート回路５
Ａ→論理オアゲート６Ｃを介して第２メモリ８に入力
し、メモリライト（ＭＷＲ）を実行する。
から出力するメモリライト（ＭＷＲ）信号２０（図２
（Ｅ）参照）は第２ゲート５の開放状態のゲート回路５
Ａ→論理オアゲート６Ｃを介して第２メモリ８に入力
し、メモリライト（ＭＷＲ）を実行する。
【００２２】また、ＤＭＡコントローラ（ＤＭＡＣ）２
はＣＰＵ１から予め設定された転送方向により、下位ア
ドレスバス１０を介して下位アドレスを第１メモリ７お
よび第２メモリ８に送出する。このように、同時に、第
１メモリ７および第２メモリ８の選択、同じ下位アドレ
スの送出、メモリリード（ＭＲＤ）信号２１の第１メモ
リ７への送出、メモリライト（ＭＷＲ）信号２０の第２
メモリ８への送出を１サイクル内で実行することによ
り、ＤＭＡ転送データはデータバス１１を通してデータ
を第１メモリ７から第２メモリ８へ高速にＤＭＡ転送す
ることができる。
はＣＰＵ１から予め設定された転送方向により、下位ア
ドレスバス１０を介して下位アドレスを第１メモリ７お
よび第２メモリ８に送出する。このように、同時に、第
１メモリ７および第２メモリ８の選択、同じ下位アドレ
スの送出、メモリリード（ＭＲＤ）信号２１の第１メモ
リ７への送出、メモリライト（ＭＷＲ）信号２０の第２
メモリ８への送出を１サイクル内で実行することによ
り、ＤＭＡ転送データはデータバス１１を通してデータ
を第１メモリ７から第２メモリ８へ高速にＤＭＡ転送す
ることができる。
【００２３】
【発明の効果】以上詳細に説明したように、本発明に係
る高速ＤＭＡ転送装置によれば、ＤＭＡ転送時に同時に
転送元メモリおよび転送先メモリを選択する手段と、１
サイクル内で、転送元メモリにメモリリード信号を出力
し、転送先メモリにメモリライト信号を出力する手段を
設けることにより、メモリとメモリ間のＤＭＡ転送を１
サイクルで行うことができるので、ＤＭＡ転送を高速に
行うことができる効果がある。
る高速ＤＭＡ転送装置によれば、ＤＭＡ転送時に同時に
転送元メモリおよび転送先メモリを選択する手段と、１
サイクル内で、転送元メモリにメモリリード信号を出力
し、転送先メモリにメモリライト信号を出力する手段を
設けることにより、メモリとメモリ間のＤＭＡ転送を１
サイクルで行うことができるので、ＤＭＡ転送を高速に
行うことができる効果がある。
【図１】本発明に係る高速ＤＭＡ転送装置の一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１の高速ＤＭＡ転送装置の各部の信号の１サ
イクルのタイミングの概略図である。
イクルのタイミングの概略図である。
１ ＣＰＵ ２ ＤＭＡコントローラ（ＤＭＡＣ） ３ デコーダ（ＤＥＣ） ４ 第１ゲート ５ 第２ゲート ６Ａ〜６Ｅ 論理オアゲート ７ 第１メモリ ８ 第２メモリ ９ 上位アドレスバス １０ 下位アドレスバス １１ データバス
Claims (1)
- 【請求項１】 入出力命令をＤＭＡコントローラに出力
するＣＰＵと、ＤＭＡ転送時に転送方向制御信号を出力
し１サイクル内でメモリライト信号およびメモリリード
信号を出力するＤＭＡコントローラと、ＤＭＡ転送を行
う複数のメモリと、ＤＭＡ転送時に転送を行う任意の２
つのメモリを同時にイネーブルするイネーブル信号を出
力すると共に、転送方向制御信号を受けて第１ゲート信
号および第２ゲート信号を出力するデコード回路と、前
記第１ゲート信号を受けて前記メモリリード信号が転送
元メモリに出力するように開放される第１ゲートと、前
記第２ゲート信号を受けて前記メモリライト信号を転送
先メモリに出力するように開放される第２メモリとを備
えたことを特徴とする高速ＤＭＡ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15890492A JPH05334234A (ja) | 1992-05-27 | 1992-05-27 | 高速ｄｍａ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15890492A JPH05334234A (ja) | 1992-05-27 | 1992-05-27 | 高速ｄｍａ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334234A true JPH05334234A (ja) | 1993-12-17 |
Family
ID=15681903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15890492A Pending JPH05334234A (ja) | 1992-05-27 | 1992-05-27 | 高速ｄｍａ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334234A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6032238A (en) * | 1998-02-06 | 2000-02-29 | Interantional Business Machines Corporation | Overlapped DMA line transfers |
| JP2015181043A (ja) * | 2015-06-09 | 2015-10-15 | 株式会社東芝 | メモリ、データ処理方法、及びメモリシステム |
-
1992
- 1992-05-27 JP JP15890492A patent/JPH05334234A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6032238A (en) * | 1998-02-06 | 2000-02-29 | Interantional Business Machines Corporation | Overlapped DMA line transfers |
| JP2015181043A (ja) * | 2015-06-09 | 2015-10-15 | 株式会社東芝 | メモリ、データ処理方法、及びメモリシステム |
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