JPH0221343A - 仮想メモリシステム用分散型参照変換テーブル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １に夏肌朋立ｙ 本発明はディジタルデータ処理システムに関し特に仮想
メモリを有するディジタルデータ処理システムに関する
。

従米傅技玉 仮想メモリディジタルデータ処理システムにおいては、
中央処理ユニット（ＣＰＵ）が発生した仮想メモリアド
レスを実際の即ち物理メモリアドレスに翻訳する。この
仮想メモリシステムは通常はランダムアクセスメモリ（
ＲＡＭ）等の物理メモリを有し、ＣＩＩＵのアドレス容
量より少ない記憶位置を有する。仮想メモリシステムは
更に通常は多量記憶システム例えば磁気ディスク又はテ
ープを有し、記憶容量は物理メモリ及び仮想メモリ制御
機構よりも多い。仮想メモリ制御機構はｃｐｕ発生仮想
アドレスを物理メモリアドレスに翻訳する回路と、　Ｃ
Ｐｔ１のアドレスしたデータが現在物理メモリにあるか
どうかを定める回路と、所要データを多量記憶デバイス
から回収して物理メモリに記憶するまでの間ＣＰｕアク
セスを待機させる回路とを含む。多量記憶デバイスから
回収して物理メモリに記憶させたデータは次に多量記憶
デバイスに再び記憶させる。多量記憶デバイスと物理メ
モリの間に移送されるデータは所定様式のデータのブロ
ックに組織する。様式として、可変データ長セグメント
がある。他の様式は固定データ長ページである。別の様
式はセグメントとページの組合せである。

何れの仮想メモリデータ処理システムでも、所要の特性
は、限定された高価な資源の物理メモリを有効に使用す
ることにある。ＣＰＵが物理メモリ内に存在するデータ
にアクセスする場合は物理メモリに存在せず多量記憶デ
バイスから回収すべきデータにアクセスする場合よりは
ｌＯ倍倍径速いため、所要のデータが常に物理メモリ内
に存在することは重要な関心事である。他の重要な関心
事はＣＰｕの修正したデータが物理メモリ内に存在する
時に正確に多量記憶デバイスに再記録されることである
。この重要な目標を達成するための既知の場合は仮想メ
モリ制御機構を設け、物理メモリ内のデータの特定のブ
ロックにＣＰｕがアクセスしたことを記録し、データが
書込型アクセスによって修正されたかどうかを記録する
回路を有する。この回路を参照変換テーブル（ＲＣＴ）
と称し１通常はメモリデバイスに所定数の記憶位置をを
し特定のデータブロックに対するＣＰＵアクセスの生起
と。

アクセスが書込型アクセスかどうかを記録する。

、ロ　ノく”しよ　゛　と　　殉１■■通常のＲＣＴの
問題点は、これがＮ［ｌｉｌ又は複数の論理素子であり
、仮想メモリ制御システム内に配置される。この中央化
ｒｌｃＴは固定の記憶容量を有し、　ｃｐｕの最大仮想
アドレス容量にほぼ等しい。例えば、ｃｐｕが２４アド
レスビツトを有し、上部８ビツトが仮想メモリの特定ペ
ージを形成し、下部１６ビソトが２５６ペ一ジ夫々６５
５３６メモリ位置に組織された仮想メモリスペースのペ
ージの見出しを代表する。ＲＣＴは２５６メモリ位置を
有し夫々のページとする。しかし、データ処理システム
が物理メモリの１６ページ相当のみを有する場合にはＣ
Ｐｔ１の不使用容量で代表されるシステムコストは著し
く高くなる。多くの近代のＣＰＵはマイクロプロセサデ
バイスであり、仮想メモリアドレス容量は数百メガバイ
トのデータ以上であり、中央化ＲＣＴの所要記１，１１
容量は過大になる。ＣＰＵの最大仮想メモリアドレス容
量よりもＲＣＴの固定記す、α容量が少ない場合でもＲ
ＣＴ容量は所要以上の容量としてシステムメモリ容量の
増加に適合する要求がある。歩容量ＲＣＴの固定記憶容
量は最初の設計容量よりもシステム記憶容量を増加した
い時に欠点となり１例えば別のメモリモジュールをシス
テムに付加する場合が生ずる。

本発明の目的は可変記憶容量のシステムＲＣＴを提供す
るにある。

本発明の他の目的はモジュラＩＩＣＴを提供し１仮想メ
モリデータ処理システムの物理メモリスペース全体に物
理的に分配される。

本発明の別の目的は仮想メモリデータ処理システム用の
モジュラ分配置？ｃＴを提供し、データ処理システムＣ
ＰＵの最大アドレス容量までの仮想メモリスペースの拡
張に直に適合できる。

本発明の他の目的は仮想メモリデータ処理システムに取
付は得るメモリモジュールを提供し、内蔵ＲＣＴを有し
、記憶容量はメモリモジュール内に記ｔａされる仮想メ
モリデータブロックの数に等しくする。

本発明の別の目的は仮想メモリデータ処理システムに結
合するメモリキャリアを提供し、１個以上のメモリモジ
ュールを配置し、各メモリモジュールは内蔵１２ＣＴを
有する。

！ｆｎ゛　　るため久手段 上述の目的を達するための本発明によるモジュラ分配参
照変換テーブルは、メモリ手段内の特定アドレス位置に
対するアクセスとアクセスの形式の生起を記録する参照
変換テーブル記＋５クデハイスを含み、メモリ手段は夫
々複数のメモリアドレス位置を有する所定数ｎのブロッ
クに組織される。

メモリ手段はデータ処理システム母線に作動結合したメ
モリモジュール上の配置され、参照変換テーブル記憶デ
バイスもメモリモジュール上に配置されデータ処理シス
テム母線に作動結合する。

参照変換テーブル記す、ａデバイスはデータを記憶する
手段を有し、データ記憶手段は少なくともｎに等しい記
１．ａ位置を有し、ｎブロックの中でどのブロックがア
クセスされたかを定める手段と、決定手段の作動に応答
してデータ記［手段内の特定記憶位置にデータを記憶さ
せる手段とを含み、特定記↑、９位置がアクセスされた
ブロックの数に対応する。記ｔαされたデータは少なく
ともブロックに対するアクセスの生起を示し、アクセス
がデータ書込型のアクセスかどうかを示す。参照変換テ
ーブル記憶デバイスは更にデータ処理システムによる第
１の型のアクセスに応答してデータ処理システム母線に
データ記憶手段内の特定位置の内容を出力し対応するブ
ロックのアクセスされない条件を示す。

更に本発明によって開示するメモリモジュールは複数の
続出書込メモリとメモリモジュール上に配置した参照変
換テーブルとを有し、メモリ内のメモリ位置の各ブロッ
クの参照変換状態を示す。

更にメモリユニットを開示し、１ｉ［！ｉ１以上のメモ
リモジュールを配置したメモリキャリアモジュールを含
む０本発明によって、参照変換テーブルは仮想メモリシ
ステムの物理メモリスペース全部に分配され、各メモリ
モジュールは夫々の参照変換テーブルを有し、記憶容量
はメモリモジュールの代表する物理メモリのブロックの
数に少なくとも等しい。

尖詣血 本発明を例示とした実施例並びに図面について説明する
。

第１図にブロック線図として示す仮想メモリー処理シス
テムｌＯは仮想メモリ制御（ＶＭＣ）　１４を有する中
央処理ユニソ）　（Ｃｒ’Ｕ）　１２を含む。ＣＰＩＪ
１２は仮想メモリ制御（ＶＭＣ）　１４に結合する。Ｃ
ＰＵ１２はシステム母線１６に結合し、母線１６は複数
の単線群例えば双方向データ母線信号線群１８．アドレ
ス母線信号線群２０．制御信号線群２２等を含む。デー
タ母線信号群１８はバイト式に組織され１例えば３２又
は６４本の双方向信号線によってＣＰＵ１２と第１のメ
モリユニット即ちモジュール２４．第２のメモリモジュ
ール２６，１１０制御２８との間を結合する。データ母
線信号群１８は図示しないエラー検出修正回路（ＥＤＡ
Ｃ）の作動に関する別のビットを有する。ＥＤＡＣは通
常はＣＰ旧２又はＶＭＣ１４内に配置する。更にモジュ
ール２４，２６．２８にアドレス母線２０．制御母線２
２を結合する。勿論、システム１０はメモリモジュール
２４゜２６を２個以上又は以下にできる。

本発明の好適な例で、メモリモジュール２４　、２６を
メモリ母線２７を経てメモリ制御ユニット（ＭＣＩＩ）
２５を介してＣＰＵ１２に結合する。　ＭＣＵ２５は好
適な例でメモリタイミング、選択、制御、更新機能を行
う。例えばアドレス母線をメモリ行と列アドレスに多重
化し１行と列アドレスストロボ信号を入力する。

アドレス母線２０はＭＭＣ１４Ｎによって出力し、アド
レス母線の論理状態はメモリモジュール２４　、２６の
一方内等の物理アドレスによって示す、ＶＭＣ１４はＣ
ＰＵ１１２の生ずる仮想メモリアドレスを物理メモリア
ドレスに翻訳する。制御母線２２はメモリとＩ１０読み
書き信号線と他の信号線例えば母線エラー条件、母線ア
ービトレション状態、母線タイミングと同期を示す線を
有する。

Ｉ１０制御２８は母線３０を経てＩ１０デバイス例えば
データ通信ボート又は図示の多量記憶ユニット３２例え
ば回転磁気ディスク、磁気テープ等のデータ及び計算機
プログラム指令を記憶する他の記憶デバイスに結合する
。Ｉ１０制御２８は更に直接メモリアクセス（ＤＭＡ）
回路３４を有し、データを多量記憶ユニット３２とメモ
リモジュール２４　、２６の何れか内のメモリ位置間に
移送する。多量記憶ユニット３２とメモリとの間のデー
タの動きはＩ１０型メモリアクセスであり、ＣＰＵ１２
メモリアクセスではない。制御母線２２はＩ１０信号線
を有し、メモリアクセスが１１０アクセスかどうかを示
す。ＤＭ＾３４をＣＰｔ１１２内の位置とすることもで
きる。

本発明によって、各メモリモジュール２４　、２６にメ
モリ参照変換テーブルモジュール（ＲＣＴＭ）　３６．
３８を夫々設ける。

第２ａ図は第１図のメモリモジュール２４のブロック線
図を示す。メモリモジュール２４は複数のメモリデバイ
ス４０を有し１図示の例では夫々ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）とする、第２ａ図に示すメ
モリモジュール２４は３９のＤＲＡＭデバイスを有し、
夫々約百万ビットの情報を記憶する０図示の例では３９
のＤＲＡＭデバイス４０の中で３２個はデータのプログ
ラム指令即ち４個の８ビツトバイトのプログラム指令即
ちデータを記憶する。残りの７個のＤＩ？静デバイスは
エラー検出修正ピントを記憶し、　ＤＩＩＡＭデバイス
４０内で生ずる信号ピットデータエラーを修正する。こ
の７個のエラー検出修正ビットは随意であり、使用しな
いでもよい。メモリモジュール２４は更にコネクタ４２
を有し、複数のディジタル信号を母線２７からメモリモ
ジュール２４に結合する。この信号は作動電力（＋５Ｖ
、ＯＶ）複数の作動アドレス線（ＡＯ−Ａ９）複数のデ
ータ線（ＤＯ−０３１；口０Ｄ６３）エラー検出修正デ
ータ線（１？Ａｓ＊、ＣＡＳ＊、Ｗ＊）を含む。メモリ
モジュール２４は更に上述のＲＣＴＭ３６を有し、１！
を述する通り一部の信号線（ＡＯ−＾９．　ＲＡＳ　＊
ＣＡＳ　＊Ｊ＊、ＲＲＣＴ　＊、　ＴＲＣＴ＊、Ｉｌｏ
、上部）に結合する。

メモリモジュール２４は更にサブストレートを有し１例
えば既知の印刷回路板とし、複数のメモリデバイスをは
んだ付によって結合し、　Ｉ？ＣＴＭ３Ｇと電源フィル
タキャパシタ４４等の部品を含む。この場合ＲＣＴＭ３
６は後述する通り複数の別個の論理デバイスを結合する
。好適な例でＲＣＴＭ３６は独立集積回路デバイス例え
ばゲートアレーとし１複数のデバイスよりは低電力消費
であり９面積が小さい。

本発明によるモジュラＲＣＴＭはシステム母線に結合し
た独立メモリモジュールの使用に限定されない。例えば
凡てのシステム部品を取付けた一体の基板とする場合も
ある。このシステムではＮ［Ｉｉ１以上のメモリユニッ
トを基板に取付け３データプロセサ、システム母線、Ｖ
ＭＣ″！の部品も取付ける。各メモリユニットは１個の
メモリＲＣＴＭに組合せる。

この一体システムではＲＣＴＭがメモリユニットに物理
的に近接させる必要はなく、離間させる。しかし、　Ｒ
ＣＴ？Ｉを所要の信号線に結合し、メモリユニット例え
ば４メガバイトのユニットの参照変換状態を記録させる
。

第２ａ図に示すメモリモジュールはデータの４メガバイ
ト又は１メガワ一ド以上を記憶可能であり各ワードは３
２ビツトのデータを有する。２個のモジュールを平行に
共働して６４ビツトのデータを有するワードを記憶させ
、４個のモジュールは１２８ビ・ノドのデータを記憶す
る。

第２ｂ、２ｃ図に示す既知のＤＲＡＭはデータ人データ
出信号線と複数のアドレス線ＡＯ−Ａ９を有する。

ＤＲＡＭ４０はＲＡＳ　＊　、ＣＡＳ　＊　、Ｒ／Ｗ　
＊信号制御線を含む。

大型データ記憶デバイスを得るために、最小で入力信号
ピンを有し１小型パンケ一ジ寸法とし、このＤＩ！ＡＭ
はアドレス線を多重とし、デバイスの作動のある時期に
アドレス線はＩＩＡＳ　＊の制御下の列アドレス線であ
り、サイクルの他の時期にＣＡＳ　＊の制御下の行アド
レス線である。第２ｂ図に示すデバイスは１０本のアド
レス信号ビンを有し５合計２０のアドレス入力はデバイ
ス出力合計１０４８５６７ビツトの記憶位置となる。勿
論他のＤＲＡＰは１０ｔ［１１以上又は以下のアドレス
入力を存し９例えば６４に、又は２５６にビットのデバ
イスとし、他のデバイスは２ビット以上のデータとし同
時に４ビットのデータを出入させるデバイスとする。

第２ｃ図に示す上述のＤＲＡＭの通常のアドレスモード
はＲＡＳ　＊がＲＡＭ内で線へ〇−Ａ９に生ずる列アド
レス線を確実にランチする。ＲＡＳ　＊の入力の後にア
ドレス線へ〇−Ａ９の状態を所要の行アドレスに切換え
、ＣＡＳ＊が決定する。ＣＡＳ　＊の入力はデバイス内
に記憶し、又はデバイスから読出し、特定の列と行のデ
ータのビット、Ｒ／讐＊の状態に応じる。

第３図を第４ａ、４ｂ図と組合せて、第２ａ図のＲＣＴ
Ｍ３６のブロック線図と、　ＲＣＴＭの作動を示すタイ
ミング図を示す。図示の通り、　ｌｌｃＴＭ３６は第１
のメモリデバイス４６と第２のメモリデバイス４８を有
する。

メモリデバ・イス４６．４８は夫々記憶容量２０４８ビ
ツトのデータを存する。各メモリデバイス４６．４８の
記憶容量２０４８ビツトは物理メモリの２０４８ブロッ
ク即ちページフレームに相当する。即ち２０４８ヘーシ
フレームは夫々５１２３２ビツトワードのデータを有す
る。メモリデバイス４６の構成はＣＰＩＩＩ２によるメ
モリモジュール２４上のメモリデバイス４０に対するア
クセスが相当するビットをある論理条件に設定する。メ
モリデバイス４８の構成はメモリモジュール上のメモリ
デバイスに対する書込みアクセスが相当するビットを論
理条件の何れかに設定する。即ち、メモリデバイス４６
はデータの特定ページに対する参照の生起を記録し、メ
モリデバイス４８は特定のデータのページの書込又は変
化の生起を更に記録する。

この機能を行うために、メモリデバイス４６．４８は１
１＋固のアドレス入力（ＡＯ−ＡＩＯ）を有する。ＡＯ
−ＡＩＯは１０個のビットランチ５０の出力に結合し、
アドレス母線２０からのへ〇−へ９アドレスビットの状
態ヲラッチする。このランチ機能はメモリ列アドレスス
トローブ（ＲＡＳ　＊　）の降下縁によって行う。ＩＩ
ＡＳ　＊の降下縁は列アドレスを第２ａ図のメモリデバ
イス４０にストローブする時に生ずる。ＲＡＳ　＊はナ
ントゲート５２を経てランチ５０のクロック入力に供給
する。ナントゲート５２の第２の入力定常高信号のＵＰ
Ｐ［！Ｒ＊であり１作動は後述する。メモリデバイス４
６．４８に対する第１１アドレス入力は１１ＡＳ＊の降
下縁後に作用させ、　Ａ９アドレス信号であり、メモリ
４０のアドレスサイクルの一部の行アドレスストローブ
（ＣＡＳ　＊　）部分間に作用する。かくして、メモリ
デバイス４６．４８に対する１１個のアドレス入力に生
ずるアドレスはモジュールに取付けた物理メモリの２０
４８ページの１ページを画成し、アドレス入力はメモリ
デバイス４６．４８内の回路としたアドレスデコード装
置によってデコードされる。

上述のメモリモジュールは好適な例で第６図に示し、　
１０４８５６７データワードを有し、夫々が３２ビツト
のデータを有し、メモリモジュールの記憶容量は四百万
バイト以上のデータとなる。他の好適な例で、メモリモ
ジュールはこのデータ記憶位置以上又は以下とする。更
にデータのページフレームが５１２データワード以外１
例えば２５６又は１０２４データワードである場合はメ
モリデバイス４６．４８の記憶容量は前述とは異なる。

図示の実施例はダイナミックランダムアクセスメモリを
使用し、このメモリはＲＡＳ　＊　、　ＣＡＳ　＊のタ
イミング信号を必要とする。しかし、他の好適な例で、
メモリデバイス４０をスタチック型メモリデバイスとし
、　ＲＡＳ　＊　。

ＣＡＳ　＊のタイミング信号を必要としない。一般的に
凡ての型のメモリデバイス、バブルメモリ等をメモリモ
ジュール２４　、２６上に使用できる。

メモリデバイス４６の書込入力（−＊）に結合されった
アンドゲート５６は入力としてＣＡＳ　＊メモリタイミ
ング信号と続出参照変換テーブル（ＲＲＣＴ　＊　）信
号とを有し５作動は後述する。メモリサイクルのＣＡＳ
　＊　部分の完了の時に、メモリデバイス４６のデータ
入力（ＤＩ）に生ずる論理状態はアドレス線へ〇Ｍ１０
０状態によってアドレスされた位置に記憶される。メモ
リデバイス４６のＤＩ大入力フリップフロップ（ＰＦ）
　６０の出力に結合され、　ＦＦ６０は続出参照変換テ
ーブル（ＲＲＣＴ＊）信号を有しクロック入力に結合さ
れる。定常メモリアクセスの間はＲＲＣＴ　＊は論理ｌ
である。論理１はメモリデバイス４６のＣＰｕ１２によ
ってアドレスされたページフレームに相当する位置に記
憶される。論理！信号の記憶はＣＰｕ１２による特定の
ページフレームに対する参照の表示である。

メモリデバイス４８は同様にアドレス信号とＦＦ６０の
出力に結合し、更にＷ＊に結合されたアンドゲート５８
を有し１アンドゲート５８は入力としてメモリ書−込（
−＊）タイミング信号とＲＲＣＴ　＊タイミング信号と
を有する。Ｗ＊タイミング信号の状態は。

ＣＰＵ１２のメモリモジエール２４のメモリ４０に対す
る書込アクセスを示す。Ｗ＊の入力は論理１をメモリデ
バイス４８のアドレス入力ＡＯ−＾１０によってアドレ
スされたメモリ位置に記憶する。これは物理メモリの対
応ページフレームの変更を示す。ＣＰｔ１１２の続出ア
クセス間はＷ＊信号線は確認されない。

メモリデバイス４６内の対応ビットのみが設定される。

ＣＰＵ１２の物理メモリの特定ページに対する書込アク
セス間のみ、デバイス４６．４８内に参照変換ビットが
共にセットきれる。

メモリデバイス４６．４８は夫々チップ選択入力（Ｃ３
＊）を有し、メモリデバイス内にデータの続出書込を行
うためには論理低状態を必要とする。

メモリデバイス４６．４８のＣ８＊信号はナントゲート
６２を経て通常論理零状態のアクチブ低信号Ｉ１０　＊
と、アクチブ高バンク選択（ＢＡＮＫ　Ｓ［ｉＬ）信号
に結合する。　ＣＰｔ１１２がメモリ４０にアクセスす
る間、メモリデバイス４６．４８はＩ１０＊によってア
クセスされて高となり、　ＢＡＮＫ　ＳＥＣはナントゲ
ート６２の出力を駆動して低とし、かくして両メモリデ
バイス４６゜４８を選択する。

第７図に示す通り、３２ビツトデータ母線の場合に３２
ビットローカルアドレス母線はバンク選択アドレスとし
て１０個の？ＩＳＢビットを有する。６４ビツトのデー
タ母線システムはバンク選択アドレスとして９個のＭＳ
Ｂアドレス母線ビットを有する。３２データビツトシス
テムはワード当り４バイトのデータを有し、６４個のデ
ータビットシステムはワード当り８バイトのデータを有
する。バイト選択のために、２−３個のしＳＲアドレス
ビットをデコードする。このバンクとバイト選択のデコ
ードはＭＣＵ２５内のアドレスデコード装置によって行
う。

Ｉ１０＊信号はＩ１０型のメモリ４０のアクセス間にメ
モリデバイス４６．４８が作動するのを防ぎ９例えばＩ
１０制御装置２８がメモリ４０内にデータを出入する時
等とする。

メモリデバイス４６．４８内に記憶された情報を利用可
能とするために、情報を少なくとも続出可能とし、物理
メモリを制御するＣＰＵ１２の行うソフトウェアルーチ
ン等の物理メモリ制御装面によって修正可能とする。好
適な例で例えば、所定時間間隔でメモリデバイス４６を
検査し、　ＣＰＵＩ２がどのページをアクセスし、どの
ページをアクセスしなかったかを知る。所定時間間隔後
にデータのあるページをＣＰＵＩ２がアクセスしない場
合は、物理メモリ内のこのページのデータの継続保持は
不必要である。ある場合には、参照されないページのデ
ータをメモリから除去して代りにＣＰＵＩ１２が現在要
求するデータを記↑、ａさせる。このページのデータが
ＣＰＩＩ］２によってメモリ書込サイクル間に変更され
たかどうかを確認する。物理メモリから除去すべきデー
タのページが変更後であれば、変更データを多量記憶デ
バイス３２に記憶させる。このページのデータが変更さ
れず参照されない場合はこのデータの記憶は通常は不必
要である。即ち、新データを現在データの上に書込み、
現在データを多量記惇装五３２に第１に記憶させない。

このページのコピーは通常は多量記憶デバイス３２内に
ある。

この機能を行うために、　ＲＣＴＭ３６を作動してメモ
リデバイス４６．４８の各ビットを選択的にリセットし
て論理零条件とする。このためにリセット参照変換テー
ブル（１？ＲｃＴ＊）信号をメモリデバイス４６．４８
内のページの所要アドレスに組合せ入力し第３，４ｂ図
に示す通り、　ＲＲＣＴ＊が低又は入力された時は各メ
モリデバイス４６．４８のデータ入力（ＤＩＮ）はＦＦ
６０を経て論理零条件である。ＲＲＣＴ　＊の入力はア
ンドゲート５６．５８を経てメモリデバイス４６４８の
書込入力に結合し、アドレスメモリ位置に論理零を書込
む。アドレス入力ＡＯ−Ａ９は第１に上述の通りにセッ
トされ、信号ＵＰＰＩＥＲ＊の入力によってアドレスビ
ットはラッチ５０にランチされる。メモリデバイス４６
．４８内のビットのリセットは、データブロックが物理
メモリ内に記憶された時に行なはれる。

参照変換テーブルデータを読出すためにＲＣＴＭ　＊を
テスト参照変換テーブル（ＴＲＣＴ＊）信号と共に設け
る。メモリデバイス４６．４８から読出されたデータは
アドレス入力ＡＯ−ＡＩＯによって定め、バ、７フア６
４に供給され、バッファは入力として参照信号Ｒ変換信
号Ｃを有し、夫々メモリデバイス４６．４８のデータ出
力（ＤＯ）から供給される。ＴＲＣＴ　＊信号はＯＲゲ
ート６６を経てバッファ６４の出力能動（Ｄ１１）入力
に供給され、バッファ６４はＲ，Ｃの論理状態をデータ
母線の最も有効なピッ）　（ＭＳＢ）　と次に最も有効
なビット０’ｌ５Ｂ−１）に結合する。かくしてＣＰＵ
１２は能動化してメモリデバイス４６．４８内のアドレ
ス位置を読み、物理メモリの対応ページの参照変換状態
を定める。好適な例で、　ＲＥＴＭ３６に対するアクセ
スはＴＲＣＴ　＊とＩＩＲＣＴ　＊とによって定め、メ
モリ型アクセスではなく、参照変換ビットをメモリデバ
イス４６．４８内に記憶するのを防ぐ。

上述によって明らかにされた通り１本発明の使用は仮想
メモリデータ処理システムに多くの利点がある。例えば
１参照変換テーブルは中央ではなくＣＰＵＩ２．ＶＭＣ
１４ノ付近とする必要がない。ＲＣＴはデータ処理シス
テム１０の物理メモリスペースの全体に分布する。かく
して、別のメモリモジュールをシステムに取付可能であ
り、各メモリモジュールは内部モジュラＩ？ＣＴＭを有
し、夫々のメモリモジュールに作用する参照変換を記録
する。データ処理システムは物理メモリ容量を拡張可能
であり。

ＲＣＴＨの記憶容量を超えない。更に、仮想メモリデー
タ処理システムＩＯは一体の参照変換テーブルをシステ
ムの実際物理メモリ容量を遥かに超える所定記憶容量と
したため、過大コス！・や複雑さは生じない。

総括して、仮想メモリデータ処理システム１ｏは多用性
の拡張可能の参照変換テーブルを設け、物理メモリ容量
をシステムに取付けることによって拡張され、システム
のコストの減少を行い、システムのメモリの拡張を直に
行い得る。この容易なメモリ拡張はこのシステムでは特
に有利でありシステムの最初の設置の後に物理メモリ容
量を増加できる。換言すれば、システム参照変換テーブ
ルは別の追加のメモリモジュール設置に際して自動的に
拡張される。

第５図に示す本発明によるメモリキャリアモジュール（
ＭＣＭ）　７０は印刷回路板等の基板を有し、複数のメ
モリモジュール（ＭＭ）　７２−７８を面７１上に配置
する。各ＭＭ７２−７８は第２ａ図のメモリモジュール
２４と同様な構造とする。即ち、各ＭＭ？２−７８は一
体の参照変換テーブルモジエール（ＩＩＣＴＭ）　８０
−８６を有する。各１２ｃＴＭ８０−８６は第３図のｌ
？ｃＴＭ３６と同様な構造とする。図示の４個以上以下
の問とすることもでき、最大設置可能数以下ならばいつ
でも設置できる。ＭＣＭ７０はメモリキャリアモジュー
ルコントロール（ＭＣＭ　Ｃ０ＮＴＲ０Ｌ）８８等の論
理装置を設はメモリ母線２７とのインターフェースとし
て作動させる。

作動に際して、　ＭＣＭ　Ｃ０ＮＴＲ０Ｌ　８８はアド
レスと制御母線をデコードしてＣＰＵ１２又はＩ１０制
御装置２８による読出又は書込アクセスのために特定の
ＭＭ７２−７８を選択する。ＭＣＭ　Ｃ０ＮＴＲ０Ｌ　
８８は作動して多重比丘と列アドレス信号をＡＯ−＾９
．　ＲＡＳ　＊　、ＣＡＳ　＊信号。

及びＲＣＴＭ８０−８６に組合せた論理信号例えばＲＲ
ＣＴ　＊ＴＲＣＴ　＊　、　ＵＰＰ［！Ｒ傷信号生ずる
。ＭＣＭ　Ｃ０ＮＴＲ０１，は既知のＤＲＡＭ制御装置
型のデバイス等の回路９例えばアドレスデコーダ、行と
列アドレス多重化装置とする。これらのＭＣＭ制御機能
はＭＣｔｌ制御機能又は第１図のＭＣＩ２５Ｎ　＋よっ
ても行うことができ、単独で又はＭＣＭ　Ｃ０ＮＴＲ０
Ｌ８８と組合せて行う。

ＭＭ７２−７８の１個のみを作動させるためには、　Ｍ
ＣＭＣ０ＮＴＲＯＬ８８は設置聞の数に等しいＣＡＳ　
＊出力を有し、１個のみのＣＡＳ　＊出力を所要のＣＰ
Ｕ１２又はＩ１０アクセスに入力する。同様にＭＣＭ　
Ｃ０ＮＴＲ０Ｌ８８は複数のＲＲＣＴ　＊　ＴＲＣＴ　
＊出力があり各個にＩ？ＣＴＭ８０−８６を作動させる
。

かくして、ＭＣＭ　Ｃ０ＮＴＲ０Ｌ８８は共通開信号群
９０を発生し、論理信号例えば＾０−＾９．　ｔｌＰＰ
ＥＲ，ＲＡＳ　＊を含み共通に各Ｉに供給される。更に
ＭＣＭ　Ｃ０ＮＴＲ０Ｌ　８８はＭＭ７２−７６に結合
した複数の間特定信号群９２−９６を発生する。各特定
信号群は選択した問５例えば。

ＣＡＳ　＊、Ｗ＊、　ＲＲＣＴ＊、Ｉｌｏ、　ＴＲ（：
ｌのみを作動させる信号である。

第５図のＭＣＭ７０の設置のために、　ＭＣＭ７０の全
記憶容量を設置ＭＭＯ数に応じて４〜１６メガバイトの
データに変化させる。全体のＲＣＴＨの記憶容量は設置
したＭＣＭ７０のメモリ容量を代表する物理ページフレ
ームのｌに対応して２０４８−８１９２の２ビツトワー
ドのデータの間に変化する。

本発明を３２ビツトデータワードのシステムの実施例に
ついて説明した。本発明のＲＣＴＭは３２ビツトのシス
テムに限定しない。各メモリモジュール７２−７８は例
えば１６メモリデバイスとし対応して少ない数のエラー
検出修正メモリデバイスを１６ビソトデータ母線に結合
できる。場合によって、拡張したデータバスを使用し、
　６４−１２８ビツトとする。

６４ビー／　）のシステムは第８図に示す。ＲＣＴＭ入
力信号の一部を発生する作動の論理回路は第９図に線図
として示す。

例えば、この拡張したシステムで、データ母線はＭＣＭ
７０の結合したデータ信号線０００−［１６３を有する
。３２ビツトのＭＭ７２．７４は６４ビツトのデータワ
ードの１／２を夫々記憶する。例えば下部３２ビツトは
ＭＭ７２に記憶され、上部３２ビツトはＭＭ７４に記憶
される。コノシステムテはＭＣＭ　Ｃ０ＮＴＲ０Ｌ８８
はＣＰＵアクセスの形式に応じてＭＭ７２．７４の一方
又は双方を選択するバンク用の別の回路を有する。６４
ビツトの長いワードのアクセスは両ＭＭ７２．７４の選
択となり３２ビツトのワードアクセスはＭＭ７２．７４
の一方のみを選択する。バンク選択は選択した開上のメ
モリデバイスを作動させるだけでなく組合せたＲＣＴＭ
も作動させる。本発明によって、デコーダの高オーダー
のアドレス信号線は開時定信号、　ＥＮＡＢＬＥ＊の状
態を変換する。例えば！７０＊信号線をＢＡＮＫ　ＳＥ
Ｌ信号に組合せ第３図に示す。か（して本発明によるモ
ジュラＲＣＴＭは各種のデータワード中及び又は深さを
有する多数の異なる型のデータ処理システムに直に使用
できる。

本発明を好適な例示とした実施例について説明した。本
発明は各種の変型が可能である。例えばＲＣＴＭは２個
の別のメモリデバイス４６．４８を有する例を示したが
、アドレス位置当り２個以上のビットの記憶容量を有す
る１個のメモリデバイスとすることもできる。実ｆ！例
は例示であって発明を限定するものではない。

【図面の簡単な説明】

第１図はモジュラ参照変換テーブルを複数のメモリモジ
ュール上に分配した仮想メモリデータ処理ソステムのブ
ロック線図、第２ａ図は本発明による内蔵ＲＣＴを有す
る第１図のメモリモジュールの一方のブロック線図、第
２ｂ図は一方のメモリ４０を示すブロック線図、第２ｃ
図は第２ｂ図のメモリ４０のＲＡＳ　＊　、　ＣＡＳ　
＊の作動を示すタイミング線図、第３図は第２ｈ図のＲ
ＣＴの回路線図、第４ａ、４ｂ図は第３図の回路の作動
を示すタイミング線図１第５図は夫々内蔵参照変換テー
ブルを有し共通メモリキャリアモジュール上の配置した
複数の第２ｂ図のメモリモジュールを示すブロック線図
、第６図は３２デタビノトメモリモジュールと信号線の
一部を示すブロック線図、第７図は３２ビツトデータワ
ードと６４ビツトデータワードのアドレスビットの組合
せを示すグラフ、第８図は第７図のメモリモジュール２
個を６４データビツトデータ処理システムに使用したブ
ロック線図、第９図は第８図の６４ビツトシステムの回
路線図である。 ｌＯｏ、仮想メモリデータ処理システム１２０．中央処
理ユニットＣＩ’Ｕ １４６．仮想メモリ制御ＶＭＣ１６，、システム母線２
４．２６．、、メモリモジュール　２８．、Ｉ１０制御
装置３２１．多量記憶ユニット ３４、、直接メモリアクセス回路ＤＭＡ３６．３８．、
、メモリ参照変換テーブルモジュールＲＣＴＭ４０９．
ダイナミックランダムアクセスメモリＤＲＡＭ４６．４
Ｂ、、、メモリデバイス　５０９．ランチ５２１、ナン
トゲート　５６，５アンドゲート６００．フリップフロ
ップＦＦ　　６４．、バッファ７０９．メモリキャリア
モジュールＭＣＭ７２−７４．、、メモリモジュール聞 ８８１．メモリキャリアモジュール制御ＭＣＭ　Ｃ０Ｎ
ＴＲ０Ｌ図面の浄書（内容に変更なし） ノ ＦＩＧ、　２ａ ＦＩＧ。 ２Ｃ ＦＩＧ、　５ ６４ビ２．トレス１ム

Claims (1)

1. 【特許請求の範囲】 １、仮想メモリデータ処理システムであって、少なくと
   も物理アドレスと作動指令を転送する母線手段（１６）
   と、 母線手段に結合され仮想アドレスを物理アドレスに翻訳
   し物理アドレスとデータアクセス指令を含む作動指令と
   を母線手段に供給する物理アドレス源（１２）と、 母線手段に接続されてデータワードを記憶し１個のデー
   タワードを特定する物理アドレスの１個と母線手段に受
   けたデータアクセス指令の１個とに物理アドレスによっ
   て特定されたデータワード上にデータ作動指令によって
   指令されたデータアクセスを行って応答するメモリ手段
   （２４、２５、２６、２７）とを備え、 該メモリ手段はデータワードを含む複数のブロックに組
   織され参照変換テーブル手段（３６）を含み、該手段（
   ３６）は各ブロックに対応する記録を含み物理アドレス
   とデータアクセス指令とに応答してデータワードを含む
   ブロックに対応する記録をセットしブロック内のデータ
   ワードに対するアクセスの生起を示すことを特徴とする
   仮想メモリデータ処理システム。 ２、前記データアクセス指令は記憶データの修正を指令
   するデータ修正作動指令を含み、前記参照変換テーブル
   手段は更に物理アドレスとデータ修正作動指令とに応答
   して物理アドレスによって指令されたデータワードを含
   むブロックに対応する記録をセットしてブロック内のデ
   ータワードにデータ修正作動の生起を示す請求項１記載
   のシステム。 ３、前記物理アドレス源の供給した作動指令は更にリセ
   ット参照変換テーブル作動指令を含み、前記参照変換テ
   ーブル手段は更に物理アドレスとリセット参照変換テー
   ブル作動指令とに応答して物理アドレスによって特定さ
   れたデータワードを含むブロックに対応する記録をリセ
   ットする請求項１記載のシステム。 ４、前記母線は１本以上のデータ線を含み、前記物理ア
   ドレス源の供給した作動指令は更にテスト参照変換テー
   ブル作動指令を含み、 前記参照変換テーブル手段は更に物理アドレスとテスト
   参照変換テーブル作動指令とに応答して物理アドレスに
   よって特定されデータワードを含むブロックに対応する
   記録の内容をデータ線に出力する請求項１記載のシステ
   ム。 ５、前記メモリ手段は内部アドレスと内部制御信号とに
   応答してワードを記憶する記憶手段（２６）と、母線と
   参照変換テーブル手段と記憶手段との間に結合され物理
   アドレスに応答して物理アドレスをブロックとブロック
   内のワードを特定する対応内部アドレスに変換し、メモ
   リアクセスを特定するメモリアクセス内部制御信号を作
   動してテーブルアクセス指令に変換し、 参照変換テーブル手段は、ブロックを特定する内部アド
   レスを有する内部アドレス線によってメモリ制御手段に
   結合した第１の参照変換テーブル記憶デバイス（４６）
   を含み、該参照変換テーブル記憶デバイスは内部で特定
   されたブロック内に記録を記憶し、更にデータ入力デー
   タ書込信号入力を含み、 データ入力手段に結合されメモリアクセスを示す値を供
   給する値供給手段（６０）を含み、 メモリ制御手段と書込信号入力との間に結合されメモリ
   アクセス内部制御信号に応答して書込信号入力に書込信
   号を供給する第１の書込信号供給手段（５６）を含み、 該第１の参照変換テーブル手段はブロックを特定する内
   部アドレスとメモリアクセス内部制御信号とに応答して
   作動しメモリアクセスを示す値をアクセスされたデータ
   ワードを含むブロックに対応する第１の参照変換テーブ
   ル記憶デバイス内の記録に記憶させる請求項１記載のシ
   ステム。 ６、前記データアクセス指令は記憶データに修正を指令
   するデータ修正作動指令を含み、 前記メモリ制御手段は更にデータ修正作動指令に応答し
   てメモリ書込作動を指令するメモリ書込内部制御信号を
   作動させ、 前記参照変換テーブル手段は更に、 ブロックを特定する内部アドレスを有する内部アドレス
   線によってメモリ制御手段に結合した第２の参照変換テ
   ーブル記憶デバイス（４８）を含み、該第２の参照変換
   テーブル記憶デバイスは内部アドレス線上のアドレスに
   よって特定された記憶デバイス内の位置でデータ修正の
   生起を示す記録を記憶し、更に値供給手段とデータ書込
   信号入力とに結合したデータ入力を含み、 メモリ制御手段と第２の参照変換テーブル記憶デバイス
   の書込信号入力との間に結合して書込信号をメモリ書込
   内部制御信号に応答して書込信号入力に供給させる第２
   の書込信号供給手段（５８）を含み、 第２の参照変換テーブル手段はブロックを特定する内部
   アドレスとメモリ書込内部制御信号とに応答して修正さ
   れるデータワードを含むブロックに対応する第２の参照
   変換テーブル記憶デバイス内の記録内のデータ修正を示
   す値を記憶させる請求項５記載のシステム。 ７、前記データ処理システムは更に、母線に結合され仮
   想アドレスから翻訳されない別の物理アドレスを供給さ
   せる別の物理アドレス源（３４）を含み；前記作動指令
   は別のデータ作動指令源を含み前記メモリ制御手段は別
   のデータ作動指令源に応答してアドレス源が別の物理ア
   ドレス源であることを示す信号を発生し、 第１第２の参照変換テーブル記憶手段は夫々更に能動入
   力を含み第１第２の参照変換テーブル手段を夫々作動さ
   せる能動信号を受けて内部アドレス線上のアドレスに応
   答させ、参照変換テーブル手段は更にメモリ制御ユニッ
   トと能動入力との間に結合した手段（６２）を含みアド
   レス源が別の物理アドレス源であることを示す信号に応
   答して第１第２の参照変換テーブル手段を遮断させ、 これによって、メモリ参照変換テーブル手段が別の物理
   アドレス源によるデータのアクセス又は修正の生起を示
   さない請求項６記載のシステム。 ８、前記物理アドレス源の生ずる作動指令は更にリセッ
   ト参照変換テーブル作動指令を含み、前記メモリ制御ユ
   ニットは更にリセット参照変換テーブル作動指令に応答
   してリセット参照変換テーブル内部制御信号を発生し、 参照変換テーブル手段は更にメモリ制御手段と書込信号
   入力との間に結合したリセット参照変換テーブル信号発
   生手段（５６）を含みリセット参照変換テーブル内部制
   御信号に応答して書込信号を書込信号入力に発生させ、
   前記値供給手段は更にリセット参照変換テーブル信号に
   応答してメモリアクセスのないことを示す値を生じ、 第１の参照変換テーブル手段はブロックを特定する内部
   アドレスとリセット参照変換テーブル内部制御信号とに
   応答して作動し物理アドレスの特定したデータワードを
   含むブロックに対応する参照変換テーブル記憶デバイス
   内の記録にメモリアクセスのないことを示す値を記憶す
   る請求項５記載のシステム。 ９、前記母線手段はデータ線を含み、 前記物理アドレス源の生ずる作動指令は更にテスト参照
   変換テーブル作動指令を含み、 前記メモリ制御ユニットは更にデータ線に結合されリセ
   ット参照変換テーブル作動指令に応答してテスト参照変
   換テーブル内部制御信号を発生する内部データ線（Ｄ３
   ０、Ｄ３１）を含み、前記第１の参照変換テーブル記憶
   手段は更にデータ出力を含み、ブロックを特定する内部
   アドレスに応答してブロックに対応する記録の値を出力
   させ、 前記メモリ参照変換テーブル手段は更にデータ出力と内
   部データ線との間に結合されテスト参照変換テーブル内
   部制御信号に応答して内部データ線に対する記録の出力
   を可能にする記録出力手段（６４、６６）を含み、 前記第１の参照変換テーブル手段はブロックを特定する
   内部アドレスとテスト参照変換テーブル内部制御信号と
   に応答して所定ブロックに対応する記録の値を内部デー
   タ線に出力する作動を行う請求項５記載のシステム。