JPH08235900A - Ｒａｍ及びそのテスト方法 - Google Patents
Ｒａｍ及びそのテスト方法Info
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- JPH08235900A JPH08235900A JP7309372A JP30937295A JPH08235900A JP H08235900 A JPH08235900 A JP H08235900A JP 7309372 A JP7309372 A JP 7309372A JP 30937295 A JP30937295 A JP 30937295A JP H08235900 A JPH08235900 A JP H08235900A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 テスト装置とランダム・アクセス・メモリ
（ＲＡＭ）の間のインターフェースをとる方法および装
置を提供すること。 【解決手段】 ＲＡＭは２タイプのＲＡＭ、ＴＡＧ・Ｒ
ＡＭ及びデータＲＡＭを含む。正規動作においては、そ
のＲＡＭの外部のいかなる装置にも結合しない。従っ
て、ＴＡＧ・ＲＡＭをテストするには、テスト装置をＴ
ＡＧ・ＲＡＭに結合する手段が準備されなければならな
い。ＴＡＧ・ＲＡＭをテスト装置とインターフェースす
るための１つの可能な構成は、テスト装置の各出力ピン
に対してテスト装置からＴＡＧ・ＲＡＭに１ラインを捧
げることであり、これはチップサイズを著しく増す。こ
のサイズの増加を減らすには、テスト装置からの書き込
みラインが、正規動作の間ＴＡＧ・ＲＡＭによって使わ
れるバスを共用する。マルチプレクサは、バス上のデー
タの完全性を確保するため、テストデータと正規アドレ
スの間の選択を行う。ラインを共用することによって、
チップサイズの増加を最小限におさえて、ＴＡＧ・ＲＡ
Ｍがテスト装置にインターフェースできる。
（ＲＡＭ）の間のインターフェースをとる方法および装
置を提供すること。 【解決手段】 ＲＡＭは２タイプのＲＡＭ、ＴＡＧ・Ｒ
ＡＭ及びデータＲＡＭを含む。正規動作においては、そ
のＲＡＭの外部のいかなる装置にも結合しない。従っ
て、ＴＡＧ・ＲＡＭをテストするには、テスト装置をＴ
ＡＧ・ＲＡＭに結合する手段が準備されなければならな
い。ＴＡＧ・ＲＡＭをテスト装置とインターフェースす
るための１つの可能な構成は、テスト装置の各出力ピン
に対してテスト装置からＴＡＧ・ＲＡＭに１ラインを捧
げることであり、これはチップサイズを著しく増す。こ
のサイズの増加を減らすには、テスト装置からの書き込
みラインが、正規動作の間ＴＡＧ・ＲＡＭによって使わ
れるバスを共用する。マルチプレクサは、バス上のデー
タの完全性を確保するため、テストデータと正規アドレ
スの間の選択を行う。ラインを共用することによって、
チップサイズの増加を最小限におさえて、ＴＡＧ・ＲＡ
Ｍがテスト装置にインターフェースできる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路メモリに
関し、特に、複合ランダム・アクセス・メモリ（ＲＡ
Ｍ）をテストするための方法及び装置に関する。
関し、特に、複合ランダム・アクセス・メモリ（ＲＡ
Ｍ）をテストするための方法及び装置に関する。
【０００２】
【従来の技術】ランダム・アクセス・メモリ（ＲＡＭ）
はコンピュータや他の多くのディジタルシステムにおい
て使われている普通の装置である。モノリシックＲＡＭ
が製造される時には、製造プロセスにおけるエラーは、
ＲＡＭ素子を欠陥のあるものにしてしまう。
はコンピュータや他の多くのディジタルシステムにおい
て使われている普通の装置である。モノリシックＲＡＭ
が製造される時には、製造プロセスにおけるエラーは、
ＲＡＭ素子を欠陥のあるものにしてしまう。
【０００３】ＲＡＭの欠陥のある素子にアクセスしない
ようにするには、その欠陥のある素子の位置をみつけて
バイパスする。それらの欠陥素子は次のようなテスト技
術によって位置決めされる。すなわち、特定のセルが適
正に機能するか否かを決定するためにＲＡＭの各メモリ
セル（１ビット）にデータを書き込み、読み出す。
ようにするには、その欠陥のある素子の位置をみつけて
バイパスする。それらの欠陥素子は次のようなテスト技
術によって位置決めされる。すなわち、特定のセルが適
正に機能するか否かを決定するためにＲＡＭの各メモリ
セル（１ビット）にデータを書き込み、読み出す。
【０００４】関連する出願Ｎｏ．０８／３５１９００
（１９９４年１２月８日出願）「集積化キャッシュメモ
リ」に開示されているような集積化キャッシュメモリに
於いては、キャッシュＲＡＭは２つの素子、データＲＡ
Ｍ及びＴＡＧ・ＲＡＭ、に分けられている。そうして、
各素子は完全にテストされなければならない。
（１９９４年１２月８日出願）「集積化キャッシュメモ
リ」に開示されているような集積化キャッシュメモリに
於いては、キャッシュＲＡＭは２つの素子、データＲＡ
Ｍ及びＴＡＧ・ＲＡＭ、に分けられている。そうして、
各素子は完全にテストされなければならない。
【０００５】データＲＡＭは、集中処理ユニット（ＣＰ
Ｕ）又はディスクドライブ等の蓄積装置に転送するデー
タを蓄積する。ＴＡＧ・ＲＡＭは高次のアドレスを蓄積
する。内部ＴＡＧ・ＲＡＭの内容がアクセスされたメモ
リセルの高次アドレスに等しい時は、このデータＲＡＭ
はデータバスにアクセスできるようにされる。
Ｕ）又はディスクドライブ等の蓄積装置に転送するデー
タを蓄積する。ＴＡＧ・ＲＡＭは高次のアドレスを蓄積
する。内部ＴＡＧ・ＲＡＭの内容がアクセスされたメモ
リセルの高次アドレスに等しい時は、このデータＲＡＭ
はデータバスにアクセスできるようにされる。
【０００６】このデータＴＡＧ・ＲＡＭには複数のアド
レスが準備されているので、ＲＡＭメモリに対する内部
コントローラによって蓄積し、ＴＡＧ・ＲＡＭは、通常
モードの動作でデータＲＡＭおよびコントローラにのみ
データを与える。
レスが準備されているので、ＲＡＭメモリに対する内部
コントローラによって蓄積し、ＴＡＧ・ＲＡＭは、通常
モードの動作でデータＲＡＭおよびコントローラにのみ
データを与える。
【０００７】従って、前述したように、通常モードにお
いては、ＴＡＧ・ＲＡＭはそのＲＡＭメモリの外のどん
な装置にもデータを提供せず、どんな外部装置からも書
き込むデータを受信しない。しかし、テストモードにお
いては、ＴＡＧ・ＲＡＭはテストされ、修理できるよう
に、アクセスされなければならない。
いては、ＴＡＧ・ＲＡＭはそのＲＡＭメモリの外のどん
な装置にもデータを提供せず、どんな外部装置からも書
き込むデータを受信しない。しかし、テストモードにお
いては、ＴＡＧ・ＲＡＭはテストされ、修理できるよう
に、アクセスされなければならない。
【０００８】
【発明が解決しようとする課題】ＴＡＧ・ＲＡＭはテス
トされなければならないので、ＴＡＧ・ＲＡＭがテスト
装置とインターフェースできるように、メモリに複数の
ラインが付加されなければならない。もし、Ｎブロック
のデータＲＡＭに対応するＮブロックのＴＡＧ・ＲＡＭ
があり、各ＴＡＧ・ＲＡＭがテスト装置とインターフェ
ースされる必要のある２０個のタグビットを有し、ＴＡ
Ｇ・ＲＡＭをテストする目的のためだけに２＊２０＊Ｎ
ラインがメモリに付加される必要がある。
トされなければならないので、ＴＡＧ・ＲＡＭがテスト
装置とインターフェースできるように、メモリに複数の
ラインが付加されなければならない。もし、Ｎブロック
のデータＲＡＭに対応するＮブロックのＴＡＧ・ＲＡＭ
があり、各ＴＡＧ・ＲＡＭがテスト装置とインターフェ
ースされる必要のある２０個のタグビットを有し、ＴＡ
Ｇ・ＲＡＭをテストする目的のためだけに２＊２０＊Ｎ
ラインがメモリに付加される必要がある。
【０００９】データＲＡＭと違って、ＴＡＧ・ＲＡＭは
読み書き動作のために別々のインターフェースを必要と
するので、読み書き動作のために別々のラインが付加さ
れなければならないから、２つのファクタ（問題）が持
ち上がる。
読み書き動作のために別々のインターフェースを必要と
するので、読み書き動作のために別々のラインが付加さ
れなければならないから、２つのファクタ（問題）が持
ち上がる。
【００１０】これらのラインはＴＡＧ・ＲＡＭをテスト
装置とインターフェースするＩ／Ｏ構造と結合しなけれ
ばならず、通常このＩ／Ｏ構造はＴＡＧ・ＲＡＭから比
較的遠くに位置しているから、これらの付加されたライ
ンは相対的に大量のチップ領域を占有する。従って、Ｔ
ＡＧ・ＲＡＭをテストするのに要するラインは、一般に
ＲＡＭのサイズを増す。
装置とインターフェースするＩ／Ｏ構造と結合しなけれ
ばならず、通常このＩ／Ｏ構造はＴＡＧ・ＲＡＭから比
較的遠くに位置しているから、これらの付加されたライ
ンは相対的に大量のチップ領域を占有する。従って、Ｔ
ＡＧ・ＲＡＭをテストするのに要するラインは、一般に
ＲＡＭのサイズを増す。
【００１１】下記に説明するとおり、本発明は、ＲＡＭ
の寸法を適度に増すだけでＴＡＧ・ＲＡＭの複合ブロッ
クをテストするための方法および装置を提供することに
より先行技術の限界を克服する。
の寸法を適度に増すだけでＴＡＧ・ＲＡＭの複合ブロッ
クをテストするための方法および装置を提供することに
より先行技術の限界を克服する。
【００１２】
【課題を解決するための手段】本発明の方法及び装置
は、テスト装置とランダム・アクセス・メモリ（ＲＡ
Ｍ）の間のインターフェースを提供する。
は、テスト装置とランダム・アクセス・メモリ（ＲＡ
Ｍ）の間のインターフェースを提供する。
【００１３】このＲＡＭは２つのタイプのＲＡＭ、ＴＡ
Ｇ・ＲＡＭ及びデータＲＡＭ、を含む。正規モードの動
作においては、このＴＡＧ・ＲＡＭは高次アドレスを読
み書きし、または、高次アドレスを、ヒットまたはミス
を決めるためにアクセスされたメモリセルの高次アドレ
スと比較する。
Ｇ・ＲＡＭ及びデータＲＡＭ、を含む。正規モードの動
作においては、このＴＡＧ・ＲＡＭは高次アドレスを読
み書きし、または、高次アドレスを、ヒットまたはミス
を決めるためにアクセスされたメモリセルの高次アドレ
スと比較する。
【００１４】正規モードにおいては、ＴＡＧ・ＲＡＭは
その装置の外部のどんな装置に対してもデータを提供し
ない。したがって、ＴＡＧ・ＲＡＭをテストするには、
そのテスト装置をＴＡＧ・ＲＡＭと結合するために、或
機構が準備されなければならない。
その装置の外部のどんな装置に対してもデータを提供し
ない。したがって、ＴＡＧ・ＲＡＭをテストするには、
そのテスト装置をＴＡＧ・ＲＡＭと結合するために、或
機構が準備されなければならない。
【００１５】このＴＡＧ・ＲＡＭをテスト装置とインタ
ーフェースするための１つの可能な構成は、各ＴＡＧ・
ＲＡＭ高次アドレスビットに対して、テスト装置からＴ
ＡＧ・ＲＡＭに１ラインを捧げることである。
ーフェースするための１つの可能な構成は、各ＴＡＧ・
ＲＡＭ高次アドレスビットに対して、テスト装置からＴ
ＡＧ・ＲＡＭに１ラインを捧げることである。
【００１６】しかしながら、ＴＡＧ・ＲＡＭを複数の連
続したラインによって、ＴＡＧ・ＲＡＭをテスト装置と
接続することは、チップサイズを著しく増す。このサイ
ズの増加を減らすために、本発明によれば、テスト装置
からの書き込みラインは、正規動作の間にＴＡＧ・ＲＡ
Ｍによって使われるバスを共用する。
続したラインによって、ＴＡＧ・ＲＡＭをテスト装置と
接続することは、チップサイズを著しく増す。このサイ
ズの増加を減らすために、本発明によれば、テスト装置
からの書き込みラインは、正規動作の間にＴＡＧ・ＲＡ
Ｍによって使われるバスを共用する。
【００１７】バス上のデータの完全性を確実にするため
に、マルチプレクサによって、テストデータと正規アド
レスデータの間の選択を行う。本発明に従ってラインを
共用することによって、チップサイズの比較的控えめな
拡張で、ＴＡＧ・ＲＡＭがテスト装置にインターフェー
スされることができる。
に、マルチプレクサによって、テストデータと正規アド
レスデータの間の選択を行う。本発明に従ってラインを
共用することによって、チップサイズの比較的控えめな
拡張で、ＴＡＧ・ＲＡＭがテスト装置にインターフェー
スされることができる。
【００１８】
【発明の実施の形態】本発明は、テストのために効率的
に構成されたＴＡＧ・ＲＡＭを有するランダム・アクセ
ス・メモリ（ＲＡＭ）を開示する。本発明は、特定な回
路、ブロック図、信号等を参照して説明されているが、
当該技術分野の通常の知識を有する者によって、そのよ
うな詳細は本発明を一層完全に理解するために開示され
たものであることを、ご理解いただけるであろう。
に構成されたＴＡＧ・ＲＡＭを有するランダム・アクセ
ス・メモリ（ＲＡＭ）を開示する。本発明は、特定な回
路、ブロック図、信号等を参照して説明されているが、
当該技術分野の通常の知識を有する者によって、そのよ
うな詳細は本発明を一層完全に理解するために開示され
たものであることを、ご理解いただけるであろう。
【００１９】例えば、ＴＡＧ・ＲＡＭは２０本の入／出
力ラインで示されているが、ＴＡＧ・ＲＡＭは任意の数
の入／出力ラインをもつことができる。それゆえ、当業
者にとっては、本発明がこれらの特別な詳細を無くして
実施できることは明らかであろう。
力ラインで示されているが、ＴＡＧ・ＲＡＭは任意の数
の入／出力ラインをもつことができる。それゆえ、当業
者にとっては、本発明がこれらの特別な詳細を無くして
実施できることは明らかであろう。
【００２０】他の場合には、良く知られた回路はブロッ
ク図で示されているが、これは本発明を必要以上に不明
瞭にしないためである。
ク図で示されているが、これは本発明を必要以上に不明
瞭にしないためである。
【００２１】図１は、ランダム・アクセス・メモリ（Ｒ
ＡＭ）５を含むディジタルシステムを示す。同図に示す
とおり、このシステムは、バス２９を介してＣＰＵ２５
及びメインメモリ２７に結合されたＲＡＭ５を含む。デ
ータは、バス２９を介してＣＰＵ２５とＲＡＭ５及びメ
インメモリ２７とＲＡＭ５の間で転送できる。
ＡＭ）５を含むディジタルシステムを示す。同図に示す
とおり、このシステムは、バス２９を介してＣＰＵ２５
及びメインメモリ２７に結合されたＲＡＭ５を含む。デ
ータは、バス２９を介してＣＰＵ２５とＲＡＭ５及びメ
インメモリ２７とＲＡＭ５の間で転送できる。
【００２２】図１に示すように、ＲＡＭ５は更にデータ
ＲＡＭ２０とＴＡＧ・ＲＡＭ２２を含む。データＲＡＭ
２０は集中処理ユニット（ＣＰＵ）２５又はメインメモ
リ２７等の蓄積装置に転送されるデータを蓄積する。
ＲＡＭ２０とＴＡＧ・ＲＡＭ２２を含む。データＲＡＭ
２０は集中処理ユニット（ＣＰＵ）２５又はメインメモ
リ２７等の蓄積装置に転送されるデータを蓄積する。
【００２３】ＴＡＧ・ＲＡＭ２２は高次アドレスを蓄積
する。ＴＡＧ・ＲＡＭ２２の内容がアクセスしたメモリ
の高次アドレスと等しいとき、データＲＡＭ２０はデー
タバス２９にアクセスできるようにされる。
する。ＴＡＧ・ＲＡＭ２２の内容がアクセスしたメモリ
の高次アドレスと等しいとき、データＲＡＭ２０はデー
タバス２９にアクセスできるようにされる。
【００２４】特に、図１に示されたように、データＲＡ
Ｍ２０は更に２つのブロック２４及び２６を含み、ＴＡ
Ｇ・ＲＡＭ２２は更に２つの対応するブロック２８及び
３０を含む。もし、アクセスされたメモリセルのアドレ
スの高次部分がブロック２８に蓄積されたアドレスとマ
ッチすれば、ブロック２４の対応するセルが読み書きさ
れる。
Ｍ２０は更に２つのブロック２４及び２６を含み、ＴＡ
Ｇ・ＲＡＭ２２は更に２つの対応するブロック２８及び
３０を含む。もし、アクセスされたメモリセルのアドレ
スの高次部分がブロック２８に蓄積されたアドレスとマ
ッチすれば、ブロック２４の対応するセルが読み書きさ
れる。
【００２５】同様にして、ブロック３０にマッチ（整
合）が起これば、ブロック２６の対応するセルが読み書
きされる。ＴＡＧ・ＲＡＭ２２及びコントローラ２１は
同図に示されたとおり外部的にアドレスが与えられる。
ＴＡＧ・ＲＡＭ２２はデータＲＡＭ２０にヒット又はミ
ス信号を準備する。
合）が起これば、ブロック２６の対応するセルが読み書
きされる。ＴＡＧ・ＲＡＭ２２及びコントローラ２１は
同図に示されたとおり外部的にアドレスが与えられる。
ＴＡＧ・ＲＡＭ２２はデータＲＡＭ２０にヒット又はミ
ス信号を準備する。
【００２６】データＲＡＭ２０はバス４６と４８上にデ
ータのアドレスが与えられ、それによって、メインアド
レスバス４２に結合される。ＴＡＧ・ＲＡＭ２２はバス
４７を介してメインアドレスバス４２に結合されてい
る。
ータのアドレスが与えられ、それによって、メインアド
レスバス４２に結合される。ＴＡＧ・ＲＡＭ２２はバス
４７を介してメインアドレスバス４２に結合されてい
る。
【００２７】ＴＡＧ・ＲＡＭ２２に与えられる低次アド
レスは、データＲＡＭ２０の１つのアドレスに対応する
或特定のセルを選択する。ＴＡＧ・ＲＡＭ２２に与えら
れる高次アドレスは蓄積されたタグビットと比較され
る。もし整合が起こると、データＲＡＭ２０からの対応
セルが読み書きされる。
レスは、データＲＡＭ２０の１つのアドレスに対応する
或特定のセルを選択する。ＴＡＧ・ＲＡＭ２２に与えら
れる高次アドレスは蓄積されたタグビットと比較され
る。もし整合が起こると、データＲＡＭ２０からの対応
セルが読み書きされる。
【００２８】図１に示された回路レイアウトは、どんな
データもＴＡＧ・ＲＡＭ２２から外部装置に読まれる、
又はＴＡＧ・ＲＡＭ２２に書かれることを許さない。前
述のように、ＴＡＧ・ＲＡＭ２２は、外部ソースからア
ドレスを受信するが、これらのアドレスはセルを選択
し、そのセルの内容と比較するためにのみ使われる。
データもＴＡＧ・ＲＡＭ２２から外部装置に読まれる、
又はＴＡＧ・ＲＡＭ２２に書かれることを許さない。前
述のように、ＴＡＧ・ＲＡＭ２２は、外部ソースからア
ドレスを受信するが、これらのアドレスはセルを選択
し、そのセルの内容と比較するためにのみ使われる。
【００２９】ＴＡＧ・ＲＡＭ２２に書き込まれるデータ
はＴＡＧビットと呼ばれる高次アドレスとしてライン４
７上に与えられる。同様にして、図１に示すとおり、デ
ータはＴＡＧ・ＲＡＭ２２からＲＡＭ５の外部の装置に
読み出すことはできない。ＴＡＧ・ＲＡＭ２２を外部装
置とインターフェースすることは、ＴＡＧ・ＲＡＭ２２
をテストするために要求される。
はＴＡＧビットと呼ばれる高次アドレスとしてライン４
７上に与えられる。同様にして、図１に示すとおり、デ
ータはＴＡＧ・ＲＡＭ２２からＲＡＭ５の外部の装置に
読み出すことはできない。ＴＡＧ・ＲＡＭ２２を外部装
置とインターフェースすることは、ＴＡＧ・ＲＡＭ２２
をテストするために要求される。
【００３０】メモリが適正に作られているかどうかを決
めるには、ＴＡＧ・ＲＡＭとデータＲＡＭの両方がテス
トされなければならない。ＲＡＭをテストするには、Ｒ
ＡＭにテスト装置が結合され、そのＲＡＭの各セル（１
ビット）に書き込みを行い、特定のセルが適正に機能し
ているかどうかを決定するために、これらのセルの読み
出しが行われる。
めるには、ＴＡＧ・ＲＡＭとデータＲＡＭの両方がテス
トされなければならない。ＲＡＭをテストするには、Ｒ
ＡＭにテスト装置が結合され、そのＲＡＭの各セル（１
ビット）に書き込みを行い、特定のセルが適正に機能し
ているかどうかを決定するために、これらのセルの読み
出しが行われる。
【００３１】前述のとおり、ＴＡＧ・ＲＡＭ２２は、読
み出しの目的でＲＡＭ５のどんな外部装置とも通信を行
わないから、テスト装置をＴＡＧ・ＲＡＭ２２と結合す
るためにＲＡＭ５にテストラインが付加されなければな
らない。
み出しの目的でＲＡＭ５のどんな外部装置とも通信を行
わないから、テスト装置をＴＡＧ・ＲＡＭ２２と結合す
るためにＲＡＭ５にテストラインが付加されなければな
らない。
【００３２】図２はＴＡＧ・ＲＡＭ２２を外部テスト装
置３２とインターフェースをとるための１つの可能な回
路レイアウトを示す。テスト装置３２は入／出力（Ｉ／
Ｏ）装置３６を通して、ＴＡＧ・ＲＡＭ２２に結合され
ており、この装置３６は２０ビットバス３１及び２０ビ
ットバス３５を通してＴＡＧ・ＲＡＭ２２のブロック２
８に結合されている。
置３２とインターフェースをとるための１つの可能な回
路レイアウトを示す。テスト装置３２は入／出力（Ｉ／
Ｏ）装置３６を通して、ＴＡＧ・ＲＡＭ２２に結合され
ており、この装置３６は２０ビットバス３１及び２０ビ
ットバス３５を通してＴＡＧ・ＲＡＭ２２のブロック２
８に結合されている。
【００３３】同様にして、テスト装置３２はＩ／Ｏ装置
３９を通してＴＡＧ・ＲＡＭ２２のブロック３０に結合
され、装置３９は２０ビットバス３３及び２０ビットバ
ス３７を介してブロック３０に結合されている。バス３
５及び３７は、ＴＡＧ・ＲＡＭ２２からテスト装置３２
にデータを読み出せるようにし、バス３１及び３３はテ
スト装置３２からＴＡＧ・ＲＡＭ２２へデータを書き込
めるようにする。
３９を通してＴＡＧ・ＲＡＭ２２のブロック３０に結合
され、装置３９は２０ビットバス３３及び２０ビットバ
ス３７を介してブロック３０に結合されている。バス３
５及び３７は、ＴＡＧ・ＲＡＭ２２からテスト装置３２
にデータを読み出せるようにし、バス３１及び３３はテ
スト装置３２からＴＡＧ・ＲＡＭ２２へデータを書き込
めるようにする。
【００３４】このように、図２に示すレイアウトによれ
ば、ＴＡＧ・ＲＡＭ２２をテスト装置３２とインターフ
ェースをとるのに８０本の付加ラインを要求し、これが
ＲＡＭのサイズを実質的に増す。
ば、ＴＡＧ・ＲＡＭ２２をテスト装置３２とインターフ
ェースをとるのに８０本の付加ラインを要求し、これが
ＲＡＭのサイズを実質的に増す。
【００３５】図３は本発明によるテスト装置に結合され
たＲＡＭメモリを示す。データＲＡＭ２０はＩ／Ｏ装置
３６、マルチプレクサ５８、及びバス３４と３８を介し
てテスト装置３２に結合されている。
たＲＡＭメモリを示す。データＲＡＭ２０はＩ／Ｏ装置
３６、マルチプレクサ５８、及びバス３４と３８を介し
てテスト装置３２に結合されている。
【００３６】ＴＡＧ・ＲＡＭ２２は、マルチプレクサ５
２と５８、Ｉ／Ｏ装置３６、及びバス３４、４０、５
６、５７、５９を介してテスト装置３２に結合されてい
る。マルチプレクサ５８は、データＲＡＭ２０とＴＡＧ
・ＲＡＭ２２からのデータの選択を行う。
２と５８、Ｉ／Ｏ装置３６、及びバス３４、４０、５
６、５７、５９を介してテスト装置３２に結合されてい
る。マルチプレクサ５８は、データＲＡＭ２０とＴＡＧ
・ＲＡＭ２２からのデータの選択を行う。
【００３７】テストデータをＴＡＧ・ＲＡＭ２２に書き
込むには、バス４０上に与えられるテストデータはマル
チプレクサ５２に与えられる信号によって選択される。
そして、この書き込みテストデータはバス５６を通って
ＴＡＧ・ＲＡＭ２２に与えられる。
込むには、バス４０上に与えられるテストデータはマル
チプレクサ５２に与えられる信号によって選択される。
そして、この書き込みテストデータはバス５６を通って
ＴＡＧ・ＲＡＭ２２に与えられる。
【００３８】マルチプレクサ５２に与えられる選択信号
は、下記にもっと詳しく説明する。テストデータの付加
された２ビットが双方向バス５７を介してＴＡＧ・ＲＡ
Ｍ２２に書き込まれる。
は、下記にもっと詳しく説明する。テストデータの付加
された２ビットが双方向バス５７を介してＴＡＧ・ＲＡ
Ｍ２２に書き込まれる。
【００３９】正規モードにおいては、バス４４上に与え
られるアドレスデータはマルチプレクサ５２に与えられ
る信号によって選択されて、そのアドレスデータはバス
５６を通ってＴＡＧ・ＲＡＭ２２に与えられる。
られるアドレスデータはマルチプレクサ５２に与えられ
る信号によって選択されて、そのアドレスデータはバス
５６を通ってＴＡＧ・ＲＡＭ２２に与えられる。
【００４０】ＴＡＧ・ＲＡＭ２２からテスト装置３２に
読み出すには、バス５７と５９はＴＡＧ・ＲＡＭ２２の
各ブロック２８及び３０に結合される。これらのバス５
７及び５９は、更にバス４０と結合される。
読み出すには、バス５７と５９はＴＡＧ・ＲＡＭ２２の
各ブロック２８及び３０に結合される。これらのバス５
７及び５９は、更にバス４０と結合される。
【００４１】バス５９は、１６ビット一方向バスであっ
て、ＴＡＧ・ＲＡＭ２２からアドレスデータが与えら
れ、バス５７は、前述のとおり、双方向２ビットバスで
ある。ＴＡＧ・ＲＡＭ２２への書き込みインターフェー
スは読み出し動作を収納していないので、別々のバス５
７及び５９が要求される。
て、ＴＡＧ・ＲＡＭ２２からアドレスデータが与えら
れ、バス５７は、前述のとおり、双方向２ビットバスで
ある。ＴＡＧ・ＲＡＭ２２への書き込みインターフェー
スは読み出し動作を収納していないので、別々のバス５
７及び５９が要求される。
【００４２】図３に示すとおり、正規モードのアドレス
指定は従来からある。正規モードにおいては、選択され
たメモリセルの全３０ビットアドレスは、バス４２上に
与えられる。〈２：３〉アドレスビットは、バス４６上
を通ってデータＲＡＭ２０に与えられる。そして、
〈４：１５〉アドレスビットはバス４８を通ってデータ
ＲＡＭ２０に与えられる。この〈４：１５〉アドレスビ
ットは、バス５０を通ってＴＡＧ・ＲＡＭ２２に与えら
れる。
指定は従来からある。正規モードにおいては、選択され
たメモリセルの全３０ビットアドレスは、バス４２上に
与えられる。〈２：３〉アドレスビットは、バス４６上
を通ってデータＲＡＭ２０に与えられる。そして、
〈４：１５〉アドレスビットはバス４８を通ってデータ
ＲＡＭ２０に与えられる。この〈４：１５〉アドレスビ
ットは、バス５０を通ってＴＡＧ・ＲＡＭ２２に与えら
れる。
【００４３】好ましい実施形態においては、データＲＡ
Ｍ２０は２つのブロック２４及び２６から成る。ＴＡＧ
・ＲＡＭ２２は対応するブロック２８及び３０を有し、
各ブロック２８及び３０は、別々にテストされなければ
ならない。
Ｍ２０は２つのブロック２４及び２６から成る。ＴＡＧ
・ＲＡＭ２２は対応するブロック２８及び３０を有し、
各ブロック２８及び３０は、別々にテストされなければ
ならない。
【００４４】当該技術分野の通常の知識を有する者には
容易に解るであろうが、ＴＡＧ・ＲＡＭ２２には付加ブ
ロックが付加され、各付加ブロックはバス５６を共用す
る。本発明は図３に示すように、図２に示されたレイア
ウトよりもチップが著しく小さくなる。
容易に解るであろうが、ＴＡＧ・ＲＡＭ２２には付加ブ
ロックが付加され、各付加ブロックはバス５６を共用す
る。本発明は図３に示すように、図２に示されたレイア
ウトよりもチップが著しく小さくなる。
【００４５】図２に示すとおり、ブロック２８と３０を
テスト装置３２とインターフェースするために、８０ラ
インを加える代わりに、図３に示すレイアウトは、たか
だか１８ラインとマルチプレクサ５２を加える。
テスト装置３２とインターフェースするために、８０ラ
インを加える代わりに、図３に示すレイアウトは、たか
だか１８ラインとマルチプレクサ５２を加える。
【００４６】容易に解るであろうが、２より多いブロッ
クを備えたメモリに対しては、本発明は、テストライン
がＴＡＧ・ＲＡＭの各ブロックに捧げられているＲＡＭ
に比べ、チップサイズ領域の大幅な節約にもなる。
クを備えたメモリに対しては、本発明は、テストライン
がＴＡＧ・ＲＡＭの各ブロックに捧げられているＲＡＭ
に比べ、チップサイズ領域の大幅な節約にもなる。
【００４７】図４はテスト装置３２とコントローラ（制
御装置）２１の間のインターフェースを示している。コ
ントローラ２１は図１に示すとおり、ＴＡＧ・ＲＡＭ２
２の次に置かれていて、Ｉ／Ｏ装置３６及びバス６０と
６４を通ってテスト装置３２に結合されている。
御装置）２１の間のインターフェースを示している。コ
ントローラ２１は図１に示すとおり、ＴＡＧ・ＲＡＭ２
２の次に置かれていて、Ｉ／Ｏ装置３６及びバス６０と
６４を通ってテスト装置３２に結合されている。
【００４８】図４に示すとおり、バス６０はコントロー
ラ２１に制御信号を与え、そのコントローラにマルチプ
レクサ５２にテストモード選択入力を与えさせ、マルチ
プレクサ５２が前述のとおりテストデータを選択する。
ラ２１に制御信号を与え、そのコントローラにマルチプ
レクサ５２にテストモード選択入力を与えさせ、マルチ
プレクサ５２が前述のとおりテストデータを選択する。
【００４９】バス６４のブロック選択ラインは、コント
ローラ２１に選択信号を与え、ＴＡＧ・ＲＡＭテストの
ためのブロック２８及びブロック３０とデータＲＡＭ２
０読み書き動作のためのブロック２４及び２６との間で
選択を行う。
ローラ２１に選択信号を与え、ＴＡＧ・ＲＡＭテストの
ためのブロック２８及びブロック３０とデータＲＡＭ２
０読み書き動作のためのブロック２４及び２６との間で
選択を行う。
【００５０】好ましい実施形態においては、テスト装置
３２は２つの位相においてＴＡＧ・ＲＡＭ２２にアクセ
スする。好ましい実施形態においては、ＴＡＧ・ＲＡＭ
２２は２０の入／出力ラインを有し、テスト装置３２と
インターフェースがとられていなければならない。
３２は２つの位相においてＴＡＧ・ＲＡＭ２２にアクセ
スする。好ましい実施形態においては、ＴＡＧ・ＲＡＭ
２２は２０の入／出力ラインを有し、テスト装置３２と
インターフェースがとられていなければならない。
【００５１】このように、読み出し動作又は書き込み動
作は、２位相で起こることができ、１８ビットは第１位
相で読み出し又は書き込みされ、２ビットとは第２位相
で読み出し又は書き込みされる。バス６４からの位相選
択ラインはコントローラ２１に適正な位相を与える。
作は、２位相で起こることができ、１８ビットは第１位
相で読み出し又は書き込みされ、２ビットとは第２位相
で読み出し又は書き込みされる。バス６４からの位相選
択ラインはコントローラ２１に適正な位相を与える。
【００５２】そこでコントローラ２１は、図３に示すよ
うに、バス５６、５７、及び５９を介して適正ビットが
読み出し又は書き込みされるようにする。ＴＡＧ・ＲＡ
Ｍ２２に２つの位相でアクセスするにはＲＡＭ５に加え
られなければならないラインの数を減らし、ＴＡＧ・Ｒ
ＡＭ２２に要する時間を増やす。
うに、バス５６、５７、及び５９を介して適正ビットが
読み出し又は書き込みされるようにする。ＴＡＧ・ＲＡ
Ｍ２２に２つの位相でアクセスするにはＲＡＭ５に加え
られなければならないラインの数を減らし、ＴＡＧ・Ｒ
ＡＭ２２に要する時間を増やす。
【００５３】以上、本発明について好ましい実施形態と
結びつけて説明してきたが、多くの変更、改良、変化及
び用途があることは、上述の説明に照らせば当業者には
明らかであろう。例えば、双方向バス５７は省略するこ
とができる。ＴＡＧ・ＲＡＭ２２は１位相でアクセスし
てもよいし、２以上の位相でアクセスしてもよい。本発
明の他の多くの適用が可能である。
結びつけて説明してきたが、多くの変更、改良、変化及
び用途があることは、上述の説明に照らせば当業者には
明らかであろう。例えば、双方向バス５７は省略するこ
とができる。ＴＡＧ・ＲＡＭ２２は１位相でアクセスし
てもよいし、２以上の位相でアクセスしてもよい。本発
明の他の多くの適用が可能である。
【図１】ＴＡＧ・ＲＡＭ及びデータＲＡＭを有するラン
ダム・アクセス・メモリ（ＲＡＭ）を含むコンピュータ
システムのブロック図である。
ダム・アクセス・メモリ（ＲＡＭ）を含むコンピュータ
システムのブロック図である。
【図２】ＴＡＧ・ＲＡＭをテスト装置にインターフェー
スするための１つの可能な回路構成のブロック図であ
る。
スするための１つの可能な回路構成のブロック図であ
る。
【図３】ＴＡＧ・ＲＡＭをテスト装置にインターフェー
スするための本発明の回路構成のブロック図である。
スするための本発明の回路構成のブロック図である。
【図４】テスト装置とＲＡＭ中のコントローラの間のイ
ンターフェースのブロック図である。
ンターフェースのブロック図である。
２０ データＲＡＭ ２２ ＴＡＧ・ＲＡＭ ３２ テスト装置 ３６ 入出力装置 ５２、５８ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アツール ブイ ギヤ アメリカ合衆国 カリフォルニア州 サン ホセ サウスビュー ドライブ 5839 (72)発明者 パトリック チュアン アメリカ合衆国 カリフォルニア州 キュ ペルチノ オールド タウン コート 929
Claims (15)
- 【請求項１】 テスト装置によってテストできる集積回
路ランダム・アクセス・メモリ（ＲＡＭ）であって、該
ＲＡＭが少なくとも１つのデータブロックを有するデー
タＲＡＭと、 少なくとも１つのデータブロックを有するＴＡＧ・ＲＡ
Ｍと、 アドレスバスと、 テスト装置に結合された書き込みテストバスと、 少なくとも２つの入力を有する第１のマルチプレクサで
あって、該第１のマルチプレクサの１入力が書き込みテ
ストバスに結合され、他の入力がアドレスバスに結合さ
れ、該第１のマルチプレクサの出力がＴＡＧ・ＲＡＭの
ブロックの少なくとも１つに結合された第１のマルチプ
レクサと、を含む集積回路ランダム・アクセス・メモリ
（ＲＡＭ）。 - 【請求項２】 請求項１に記載のＲＡＭであって、更
に、テスト装置に結合された入／出力装置と書き込みテ
ストバスとを備えた集積回路ランダム・アクセス・メモ
リ（ＲＡＭ）。 - 【請求項３】 請求項２に記載のＲＡＭであって、更
に、ＴＡＧ・ＲＡＭの少なくとも１つのブロックに結合
され、更に、テスト装置に結合された読み出しテストバ
スを備えた集積回路ランダム・アクセス・メモリ（ＲＡ
Ｍ）。 - 【請求項４】 請求項３に記載のＲＡＭにおいて、読み
出しテストバスが入／出力装置を介してテスト装置に結
合されている集積回路ランダム・アクセス・メモリ（Ｒ
ＡＭ）。 - 【請求項５】 請求項４に記載のＲＡＭにおいて、テス
ト装置及びＴＡＧ・ＲＡＭの少なくとも１つのブロック
に結合された双方向読み出し／書き込みバスを備えた集
積回路ランダム・アクセス・メモリ（ＲＡＭ）。 - 【請求項６】 請求項１に記載のＲＡＭであって、更
に、テスト装置によって与えられたテストデータを選択
するために信号を準備する第１マルチプレクサの選択入
力に結合されたコントローラを備えた集積回路ランダム
・アクセス・メモリ（ＲＡＭ）。 - 【請求項７】 請求項１に記載のＲＡＭであって、更
に、少なくとも２つの入力を有する第２マルチプレクサ
であって、１入力がデータＲＡＭに結合され、他の入力
がテスト装置に結合され、出力が入／出力装置に結合さ
れた第２のマルチプレクサを備えた集積回路ランダム・
アクセス・メモリ（ＲＡＭ）。 - 【請求項８】 試験装置によって試験することができる
集積回路ランダム・アクセス・メモリ（ＲＡＭ）であっ
て、該ＲＡＭが少なくとも２つのデータブロックを備え
たＴＡＧ・ＲＡＭと、 少なくとも２つのデータブロックを備えたデータＲＡＭ
と、 テスト装置に結合され、更に、ＴＡＧ・ＲＡＭの少なく
とも２つのデータブロックに結合された集積回路ランダ
ム・アクセス・メモリ（ＲＡＭ）。 - 【請求項９】 請求項８に記載のＲＡＭであって、テス
ト装置に結合され、更に、ＴＡＧ・ＲＡＭの少なくとも
２つのデータブロックに結合された双方向読み出し／書
き込みバスを備えた集積回路ランダム・アクセス・メモ
リ（ＲＡＭ）。 - 【請求項１０】 請求項８に記載のＲＡＭであって、更
に、テスト装置に結合され、更にＴＡＧ・ＲＡＭの少な
くとも２つのデータブロックに結合された書き込みバス
を備えた集積回路ランダム・アクセス・メモリ（ＲＡ
Ｍ）。 - 【請求項１１】 少なくとも１つのデータブロックを有
するＴＡＧ・ＲＡＭと、少なくとも１つのデータブロッ
クを有するデータＲＡＭと、を備えた集積回路ランダム
・アクセス・メモリ（ＲＡＭ）において、 テスト装置から選択装置に書き込みテストデータを与え
るステップと、 書き込みテストデータとアドレスデータの間の選択を行
うステップと、 ＴＡＧ・ＲＡＭの少なくとも１つのブロックに書き込み
テストデータを与えるステップと、を含むＲＡＭのテス
ト方法。 - 【請求項１２】 請求項１１に記載の方法において、選
択装置がマルチプレクサを含む、ＲＡＭのテスト方法。 - 【請求項１３】 請求項１２に記載の方法であって、 テスト装置からコントローラに制御信号を与えるステッ
プと、 書き込みテストデータを選択するために、コントローラ
から選択装置に選択信号をあたえるステップと、を含む
ＲＡＭのテスト方法。 - 【請求項１４】 請求項１１に記載の方法において、Ｔ
ＡＧ・ＲＡＭが少なくとも２つのブロックを備え、 テスト装置からコントローラに制御信号を与えるステッ
プと、 読み出し書き込み動作のために、ＴＡＧ・ＲＡＭの１ブ
ロックを選択するために、コントローラからＴＡＧ・Ｒ
ＡＭに制御信号を与えるステップと、を含むＲＡＭのテ
スト方法。 - 【請求項１５】 請求項１４に記載の方法であって、 ＴＡＧ・ＲＡＭの最初の複数ビットに対する読み出し又
は書き込み動作を行うステップと、 ＴＡＧ・ＲＡＭの第２の複数ビットに対する読み出し又
は書き込み動作を行うステップと、を含むＲＡＭのテス
ト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US346740 | 1994-11-30 | ||
| US08/346,740 US5537355A (en) | 1994-11-30 | 1994-11-30 | Scheme to test/repair multiple large RAM blocks |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08235900A true JPH08235900A (ja) | 1996-09-13 |
Family
ID=23360844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7309372A Pending JPH08235900A (ja) | 1994-11-30 | 1995-11-28 | Ｒａｍ及びそのテスト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5537355A (ja) |
| JP (1) | JPH08235900A (ja) |
| KR (1) | KR100429095B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09258998A (ja) * | 1996-03-22 | 1997-10-03 | Sharp Corp | テストおよび診断メカニズム |
| DE19807354A1 (de) | 1998-02-21 | 1999-08-26 | Aesculap Ag & Co Kg | Vorrichtung zum Einsetzen eines rohrstückförmigen Implantats in ein Gefäß |
| US6240532B1 (en) * | 1998-04-06 | 2001-05-29 | Rise Technology Company | Programmable hit and write policy for cache memory test |
| US6357018B1 (en) | 1999-01-26 | 2002-03-12 | Dell Usa, L.P. | Method and apparatus for determining continuity and integrity of a RAMBUS channel in a computer system |
| KR100377165B1 (ko) * | 2000-12-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 억세스 시간의 선택적 조정 기능을 갖는 램 억세스 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276833A (en) * | 1990-07-02 | 1994-01-04 | Chips And Technologies, Inc. | Data cache management system with test mode using index registers and CAS disable and posted write disable |
| US5414827A (en) * | 1991-12-19 | 1995-05-09 | Opti, Inc. | Automatic cache flush |
-
1994
- 1994-11-30 US US08/346,740 patent/US5537355A/en not_active Expired - Lifetime
-
1995
- 1995-11-27 KR KR1019950043797A patent/KR100429095B1/ko not_active Expired - Fee Related
- 1995-11-28 JP JP7309372A patent/JPH08235900A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR100429095B1 (ko) | 2004-07-30 |
| US5537355A (en) | 1996-07-16 |
| KR960018117A (ko) | 1996-06-17 |
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