JPH0221379A

JPH0221379A - 空間フィルタ装置

Info

Publication number: JPH0221379A
Application number: JP63172115A
Authority: JP
Inventors: Masaki Arima; 有馬　正木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-07-11
Filing date: 1988-07-11
Publication date: 1990-01-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】等に利用する空間フィルタ装置に関する。

従来の技術第４図は、従来の空間フィルタ装置の概略構成を示し、
第５図は、第４図のディジタルフィルタ１７の詳細な構
成を示し、第６図（ａ）（ｂ）はそれぞれ、アドレスが
２次元マトリクスにより表現された第４図の画像メモリ
１６．１８の記憶内容を示す。

第４図において、１６は、処理前の画像データを格納す
るための画像メモリ、１７は、画像メモＩＪ１６に格納
された画像データの光強度の空間分布を改善するディジ
タルフィルタ、１８は、ディジタルフィルタ１７により
処理された画像データを格納するための画像メモリであ
る。

第５図において、１９は、画像メモリ１６から読み出さ
れた信号を遅延するｎ段の遅延回路（ｎＤ）、２０は、
遅延回路１９からの信号を遅延する１段の遅延回路（Ｉ
Ｄ）、２１は、遅延回路２０からの信号を遅延する１段
の遅延回路（ＩＤ）、２２は、遅延回路２１からの信号
を遅延するｎ段の遅延回路（ｎＤ）である。

２３は、画像メモＩＪ１６から読み出された信号に係数
ａを乗算する乗算回路（ｘａ）、２４は、遅延回路１９
からの信号に係数ａを乗算する乗算回路（Ｘａ）、２５
は、遅延回路２０からの信号に係数（１−４ａ）を乗算
する乗算回路（Ｘ（１−４８））、２６は、遅延回路２
１からの信号に係数ａを乗算する乗算回路（Ｘａ）、２
７は、遅延回路２２からの信号に係数ａを乗算する乗算
回路（Ｘ　ａ）である。

２８は、乗算回路２３と２４からの信号を加算する加算
回路、２９は、乗算回路２５かもの信号と加算回路２８
からの信号を加算する加算回路、３０は、乗算回路２６
からの信号と加算回路２９からの信号を加算する加算回
路、３１は、乗算回路２７からの信号と加算回路３０か
らの信号を加算する加算回路である。

第６図において、画像メモリ１６．１８はそれぞれ、（
ｎ＋２）ｘ　（ｍ＋２）のエリアを有し、ｉ行ｊ列のア
ドレスを（ｉｔ　　ｊ）と表記し、画像メモリ１６に格
納された処理前の画素値をｙｌｌとし、画像メモリ１８
に格納された処理後の画素値をＹＩＩとする。

次に、上記従来例の動作を説明する。

第４図において、画像メモリに格納された画素値がアド
レス（０，０）〜（０，ｎ）、　（１，Ｏ）〜（１，ｎ
）、（２，Ｏ）〜（２１ｎ）、・・・（ｉ、　　ｏ）〜
（ｉ、　　ｎ）の順で行毎に読み出され、ディジタルフ
ィルタ１７の遅延回路１９と乗算回路２３に入力する。

ここで、例えば画素値ｙｏ　＋Ｉ　）Ｉがディジタルフ
ィルタ１７に入力する場合、遅延回路１９．２０．２１
．２２はそれぞれ、画素値ｙＩ（」＋１）、ｙｌｌ、ｙ
Ｉ（１−１）、３’（１−１）Ｉを出力する。

したがって、これらの入力画素値に各乗算器２３〜２７
によりそれぞれ当該係数が乗算され、また加算器２８〜
３１により加算されると、加算器３１は、画素値Ｙ１１Ｙｕ　＝　ａ　Ｙ＜１＋＋　）ｌ　＋　ａ　’！＋　＜
ｒ＋＋　＞＋　（１−４８）　ＹＩＩ＋ａｙＩ（Ｉ−１）＋ａｙ（Ｉ−Ｉ）Ｉを出力し、この
画素値Ｙ１１が画像メモリ１８のアドレス（ｉ、　　ｊ
）に格納される。

したがって、第５図（ｂ）に示すように、画素値ｙＩＪ
が上下左右の画素値により画素値Ｙ＋＋に変換される。

発明が解決しようとする課題しかしながら、上記従来の空間フィルタ装置では、画像
メモリ１６に格納された画像データを順次行毎に読み出
して当該画素値と上下左右の画素値を取り出すので、画
像メモリ１６０１行分のエリア数ｎ＋２に対応して、デ
ィジタルフィルタ１７が２ｎ＋２段、の遅延回路１９〜
２２を必要とし、したがって、回路構成が複雑になると
いう問題点がある。

本発明は上記従来の問題点に鑑み、簡単な回路構成の空
間フィルタ装置を提供することを目的とする。

課題を解決するための手段本発明は上記目的を達成するために、画像メモリに格納
された画像データの３行×３列の画像データを順次行毎
又は列毎に読み出すようにしたものである。

作用本発明は上記構成により、３行×３列の画像データによ
り当該画像データと上下左右の画像データを合計６段の
遅延回路により得ることができるために、従来例に比べ
て回路構成を簡単にすることができる。

実施例以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係る空間フィルタ装置の一実施例を示す概
略ブロック図、第２図は、第１図のディジタルフィルタ
を示すブロック図、第３図（ａ）（ｂ）は、第１図の画
像メモリの記憶内容を示す説明図である。

第１図において、１は、（ｎ＋２）Ｘ　（ｍ＋３）の記
憶エリアを有する画像メモリであり、すなわち、画像メ
モリ１は、従来例の画像メモリ托、１８より１ライン分
容゛量が大きい。

この画像メモリ１には、第３図（ａ）に示すように、ｉ
行ｊ列のアドレス（ｉ、　　ｊ）に画素値ｙ（１−１）
Ｉが格納され、従来例に比べて各画素値が次の行の記憶
エリアに格納され、最初の行のアドレス（０，０）〜（
０，ｎ＋１）には画素値は格納されていない。

１ａは、画像メモリ１に格納された画素値の３行×３列
の画素値を順次列毎に読み出すためのアドレスを発生す
るとともに、ディジタルフィルタ２により処理された画
素値を画像メモリ１の１ライン目から順次書き込むだめ
のアドレスを発生するアドレス発生器である。

第２図に示すディジタルフィルタ２において、３は、画
像メモリ１から読み出された信号を遅延。

する２段の遅延回路（２Ｄ）、４は、遅延回路３からの
信号を遅延する１段の遅延回路（ＩＤ）、５は、遅延回
路４からの信号を遅延する１段の遅延回路（ＩＤ）、６
は、遅延回路５からの信号を遅延する２段の遅延回路（
２Ｄ）である。

７は、画像メモリ１から読み出された信号に係数ａを乗
算する乗算回路（ｘａ）、８は、遅延回路３からの信号
に係数ａを乗算する乗算回路（Ｘａ）、９は、遅延回路
４からの信号に係数（１−４ａ）を乗算する乗算回路Ｃ
Ｘ　（１−４８））、１０は、遅延回路５からの信号に
係数ａを乗算する乗算回路（Ｘａ）、１１は、遅延回路
６からの信号に係数ａを乗算する乗算回路（Ｘａ）であ
る。

１２は、乗算回路７と８からの信号を加算する加算回路
、１３は、乗算回路９からの信号と加算回路１２からの
信号を加算する加算回路、１４は、乗算回路１０からの
信号と加算回路１３からの信号を加算する加算回路、１
５は、乗算回路１１からの信号と加算回路１４からの信
号を加算する加算回路である。

次に、上記実施例の動作を説明する。

第１図において、アドレス発生器１ａは、アドレス（１
，０）〜（３，０）、　　（１，１）〜（３゜１）、　
　（１，２）〜（３，２）を順次発生し、同様に、アド
レス（ｉ　ＬＪ　　１）ｌ　　（ｉＩＪ−１）、　　（
ｉ＋１．　　ｊ−１）、（ｉ−１，ｊ）＋　　（ｉ。

ｊ）、　　（ｉ＋１．ｊ）＋　　（ｉ−ｔ、ｊ＋１）、
（ｉ。

ｊ＋１）、　（ｉ＋１．ｊ＋１）を発生する。

ここで、例えば画素値ｙＩ（Ｉ＋１）がディジタルフィ
ルタ２に入力する場合、遅延回路３〜６はそれぞれ、画
素値ｙ（Ｉ＋ｌ）ｊ、ｙＩＩ、ユニｊ弊、ｙＢ＋−＋）
　　を出力する。

したがって、これらの入力画素値に各乗算器７〜１１に
よりそれぞれ当該係数が乗算され、また加算器１２〜１
５により加算されると、加算器１５は、従来例と同様な
画素値Ｙ＋　＋ＹＩｒ　＝　ａ　ＹＩ　＜＋　＋ｌｌ十ａ　’ｌｏ　＋
Ｉ）１＋　（１−４８）　ＹＩｒ＋　ａ　Ｙ　（１−１）Ｉ＋ａ　ＹＩ＜＋　−１＋を出
力し、この画素値Ｙ＋＋が画像メモリ１のアドレス（ｌ
、　　ｊ）に格納される。

したがって、第３図（ｂ）に示すように、画素値Ｖ＋＋
が上下左右の画素値により画素値Ｙ１に変換される。

すなわち、上記実施例では、処理前の画像メモリ１の最
初の行には画素値が書き込まれていないので、処理後の
最初の行の画素値を書き込むことができる。尚、処理後
の画像メモリ１の最後の行には画素値が書き込まれない
。

従って、上記実施例によれば、画像メモリ１は、処理さ
れる画素値の容量よシ少なくとも１ライン分大きい容量
を有し、予め２ライン目のエリアから書き込まれた画素
値が読み出され、ディジタルフィルタ２により処理され
た画素値が１ライン目のエリアから書き込まれるので、
従来例のように２つの画像メモリを必要としない。

また、画像メモリ１に格納された画素値の３行×３列の
画素値を読み出すので、ディジタルフィルタ２は、６段
の遅延回路３〜６により当該画素値と上下左右の画素値
を取シ出して処理することができる。

尚、アドレス発生器１ａは、画像メモリ１に格納された
画素値の３行×３列の画素値を順次列毎に読み出すよう
にアドレスを発生するように構成したが、代わシに行毎
に読み出すためのアドレスを発生するように構成しても
よく、また、読み出す行頭又は列順もどちらでもよい。

発明の詳細な説明したように、本発明は、画像メモリに格納された
画像データの３行×３列の画像データを順次行毎又は列
毎に読み出すようにしたので、当該画像データと上下左
右の画像データを合計６段の遅延回路により得ることが
できるために、従来例に比べて回路構成を簡単にするこ
とができる。

【図面の簡単な説明】

第１図は、本発明に係る空間フィルタ装置の一実施例を
示す概略ブロック図、第２図は、第１図のディジタルフ
ィルタを示すブロック図、第３図（ａ）（ｂ）は、第１
図の画像メモリの記憶内容を示す説明図、第４図は、従
来の空間フィルタ装置を示す概略ブロック図、第５図は
、第４図のディジタルフィルタを示すブロック図、第６
図（ａ）（ｂ）は、第４図の画像メモリの記憶内容を示
す説明図である。１・・・画像メモリ、１ａ・・・アドレス発生器（読み
出し手段）、２・・・ディジタルフィルタ、３〜６・・
・遅延回路、７〜１１・・・乗算回路、１２〜１５・・
・加算回路。代理人の氏名　弁理士　粟　野　重　孝ほか１名筆図

Claims

【特許請求の範囲】

（１）画像メモリに格納された画像データの３行×３列
の画像データを順次行毎又は列毎に読み出す手段と、前
記読み出し手段により順次読み出された当該画像データ
を上下左右の画像データにより処理するディジタルフィ
ルタとを有する空間フィルタ装置。
（２）前記画像メモリは、処理される画像データの容量
より少なくとも１ライン分大きい容量を有し、予め２ラ
イン目のエリアから書き込まれた画像データが前記読み
出し手段により読み出され、前記ディジタルフィルタに
より処理された画像データが１ライン目のエリアから書
き込まれることを特徴とする請求項（１）記載の空間フ
ィルタ装置。