JPH02100577A - ディスクリートコサイン変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はディスクリートコサイン変換装置に関し、特に
、ディジタル画像データを分割した各ブロックの画像デ
ータについて２次元ディスクリートコサイン変換を行う
ディスクリートコサイン変換装置に関する。

１且共遺 ディジタル画像データをメモリに記憶する場合には、デ
ータ酸を減らしてメモリの容量を少なくするため、各種
の符号化が行われている。

このような符号化として、例えば２次元ディスクリート
コサイン変換は次のように符号化を行う。１つの画面を
構成する画像データを所定の大きさのブロックに分割し
、ブロックを構成する各画素のデータにより構成される
データの配列を行列Ｐとする。この行列Ｐに対して、変
換行列ＣおよびＣの転置行列ＣＴを用いて演算を行う。

演算後の２次元ディスクリートコサイン変換係ｅ！！Ｆ
は Ｆ＝Ｃφ　Ｐ　・　ＣＴ で与えられる。

このようにブロック化された画像データに対して２次元
ディスクリートコサイン変換を行う場合には、１つの画
面を、構成する画素データを所定の数、例えば８ｘ８で
構成されるブロックに分割し、分割された各ブロックご
とに画素データを読み出して、上記の２次元ディスクリ
ートコサイン変換を行う必要がある。したがって、１画
面の画像データを記憶するメモリから画像データを読み
出す場合に、それぞれのブロック内の画素データを読み
出さなければならないため、読み出しにおいてアドレス
の制御に複雑な処理を要する欠点があった。

このように、分割された各ブロックごとに画素データを
読み出して、２次元ディスクリートコサイン変換を行う
ものとして例えば特開昭８１−１３５２８３号に開示さ
れた装置があるが、この装置においては各データの演算
のために、ブロック行列を構成するデータの行または列
の数ｎに比例した時間を要し、演算が高速化されていな
いという問題があった。

［１的 未発明はこのような従来技術の問題点を解消し１画像デ
ータの読み出しに複雑なアドレス制御を要せず、２次元
ディスクリートコサイン変換を高速で行うことのできる
ディスクリートコサイン変換装置を提供することを目的
とする。

発明の開示 本発明によれば、１つの画面を表すディジタル画像デー
タを複数のブロックに分割して各ブロックの画像データ
について２次元ディスクリートコサイン変換を行うディ
スクリートコサイン変換装置は、１つの画面を表すディ
ジタル画像データを蓄積し、画面の水平および垂直方向
に読み出し可能な画像データ記憶手段と、記憶手段から
読み出された画像データをすくなくともブロックの１方
向分蓄積可能な画像データ保持手段と、画像データ保持
手段から並列に読み出されたプロ・ンクの１方向分の画
像データを対称位置のデータごとに加算および減算のい
ずれかを行う加算減算選択手段と、ブロックの画像デー
タについて、２次元ディスクリートコサイン変換を行う
ために用いられる係数を格納する係数記憶手段と、加算
ｇｎ選択手段から出力された加算および減算のいずれか
を行われたデータと、係数記憶手段から読み出された係
数との乗算を行う乗算手段と、乗算手段により乗算を行
われたデータを加算する加算手段とを有し、係数記憶手
段から読み出される係数は、ブロックの１方向分の画像
データについて、画像データの数の２分の１の種類であ
り、係数の読み出しごとに加算減算選択手段による選択
を切り換えるものである。

実施例の説明 次に添付図面を参照して本発明によるディスクリートコ
サイン変換装置の実施例を詳細に説明する。

第１図には本発明によるディスクリートコサイン変換装
置の一実施例が示されている。

本装置はｌ＠面分の画像データを蓄積するメモリ１２を
有する。メモリ１２には撮像装置または外部記憶装置等
の信号源から入力端子１０を通して、第２図に示すよう
な１画面を構成する画像データが入力され、記憶される
。メモリ１２は、アドレス制御部１４から入力される水
平、垂直読み出し切り換え信号により、記憶されている
１画面分の各画素データを、第３Ｂ図に示すように縦方
向に読み出すか、または第４Ｂ図に示すように横方向に
読み出す、第３Ｂ図に示す読み出しの場合には、第２Ａ
図および第２Ｂ図に矢印Ａで示すように、１列目の画素
データがＸ　００．　ｘ　１０、ｘ２０、・・−ｘ　Ｖ
−１０と、画面の上から下まで読み出された後、２列目
の画素データがｘＱｌ、　ｘｌｌ、ｘ２１、・−ｘ’Ｊ
−１１と読み出され、同様にしてすべての画素データが
読み出される。第４Ｂ図に示す横方向の読み出しの場合
には、ｉ２Ａ図および第２Ｂ図に矢印Ｂで示すように、
１行目の画素データがｘｏｏ、ｘ　０１．　　ｘ　０２
、・・・ｘＯＨ−１と、画面の左から右に読み出された
後、２行目の画素データがｘｌｏ、ｘｌｌ、ｘ１２、・
・・ｘｌＨ−１と読み出され、同様にしてすべての画素
データが読み出される。

メモリ１２から読み出された画素データは、縦列（直列
）に接続された８個のラッチ２１．２２、・・・２８に
、ラッチ２８側から順次入力され、保持される。

本実施例では画像データを第３Ａ図に示すような８ｘ８
の画素からなるブロックに分割して２次元ディスクリー
トコサイン変換を行うため、８個のラッチ２１．２２、
・・・２８を設けているが、分割するブロックの大きさ
に応じて異なる数のラッチを設けるようにすればよい。

ラッチ２１．２２、・・・２８は、クロック発生回路１
６から送られるクロック信号によってデータの保持およ
び読み出し動作を行う。例えば第２Ｂ図に示すように、
１列目の画素データがｘｏｏ、ｘｌＯ１ｘ２０゜・・・
ｘＶ−１０の順で読み出された場合には、最初のクロッ
ク信号によって画素データｘ００がラッチ２８に入力さ
れ、保持される０次のクロック信号によって、画素デー
タｘｌｏがラッチ２Ｂに入力されるとともに、ラッチ２
８から画素データがラッチ２８に隣接するラッチに送ら
れる。同様にして８個のクロックによって、８個の画素
データｘ００、ｘｌｏ、ｘ２０、・・・ｘ７０がラッチ
２１．２２・・・２８に、それぞれ保持される。

ラッチ２１．２２、・・・２８の各出力は、ラッチ３０
の入力に接続されている。ラッチ３０には分周器１８か
らクロック信号が入力される。分周器１８は、クロック
発生回路１６から送られるクロック信号を、ｎ倍の周期
に分周する分周器であり、本実施例ではクロック発生回
路１６から送られるクロック信号を８倍の周期のクロッ
ク信号に変換してラッチ３０へ出力する。

ラッチ３０は、ラッチ２１．２２、・・・２８に入力さ
れるクロック信号の８倍の周期のクロック信号が分周器
１８から送られることにより、ラッチ２１．２２、・・
・２８からそれぞれ入力されるデータを保持する。した
がって、クロック発生回路１８から送られるクロック信
号が８個分、ラッチ２１．２２、・・・２８に入力され
て、８個の画素データＸ０Ｏ１ｘｌＯ１ｘ２０、・・・
ｘ？０がラッチ２１．２２・・・２８に、それぞれ保持
された後、分周器１８からラッチ３０に送られる８倍の
周期のクロック信号によって、これらのデータがラッチ
３０に入力され、保持される。

ラッチ３０からの８個の画素データの出力は、４個の加
算器７１・・・７４および４個の減算器８１・・・８４
の入力にそれぞれ接続されている。ラッチ３０の第１の
出力は、データｘｏＯが出力され、加算器７１および減
算器８１の一方の入力にそれぞれ接続されている。加算
器７１および減算器８１の他方の入力には、ラッチ３０
の第８の出力が接続され、データｘ？０が入力される。

ラッチ３０の第２の出力は、データｘｌｏが出力され、
加算器７２および減算器８２の一方の入力にそれぞれ接
続されている。加算器７２および減算器８２の他方の入
力には、ラッチ３０の第７の出力が接続され、データｘ
８０が入力される。同様に、加算器７３および減算器８
３にはラッチ３０の第３の出力および第６の出力が接続
され、加算器７４および減算器８４にはラッチ３０の第
４の出力および第５の出力が接続されている。

ラッチ３０に保持された８個の画素データｘ００、ｘｌ
ｏ、ｘ２０、−・ｘ　７０は、次の８個の画素データが
ラッチ３０に入力されると読み出され、加算器７１・・
・７４および減算器８１・・・８４に、それぞれ入力さ
れる。

すなわち同図に示すように、加算器７１および減算器８
１にはデータｘＯＯとｘ７０が、加算器７２および減算
器８２にはデータｘｌＯとｘ６０が、加算器７３および
減算器８３にはデータｘ２０とｘ５０が、加算器７４お
よび減算器８４にはデータｘ３０とｘ４０が、それぞれ
入力される。したがって、例えば加算器７１においては
、データＸ００とｘ７０が加算され、減算器８１におい
てはデータＸ００からｘ？Ｏが減算される。

加算器７１および減算器８１の出力はスイッチ９１に接
続され、他の加算器７２．７３．７４および減算器８２
．８３．８４の出力も同様に、スイッチ９２．９３．９
４に接続されている。スイッチ９１・・・９４の出力は
乗算器４１・・・４４に接続されている。スイッチ９１
・・・９４はスイッチ制御部９０からの制御信号によっ
て一斉に制御され、加算器７１・・・７４の出力または
減算器８１・・・８４の出力を選択して、乗算器４１、
・・・４４へそれぞれ出力する。

乗算器４１、・・・４４の他方の入力には係数発生器５
１、・・・５４から送られる係数ＣｋＯ〜Ｃｋ３が入力
される。係数発生器５１、・・・５４は、ラッチ３０か
ら出力されたデータに２次元ディスクリートコサイン変
換を行うだめの係数ＣｋＯ１・・・Ｃｋ３（ｋ＝ｏ〜７
）をそれぞれ発生し、乗算器・４１、・・・４４へ出力
する。なお、係数ＣｋＯと第１図のＣ（′：）とは同一
のものを意味する。

本実施例においてはブロックサイズを８ｘ８としており
、後述するように、８列のデータのうち４列のデータは
他の４列のデータと対称の値となることを利用している
ため、係数発生器５１．・・・５４により発生される係
数は前記のように８ｘ４種類となるが、ブロックサイズ
を一般的にＮとした場合には一般に係＠　Ｃｉ　ｊは Ｃｉｊ＝　（２／Ｎ　）　Ｗ（ｉ）　ｃｏｓ　（（２ｊ
＋１）ｉπ／　２　Ｎ　）で表される。ここで、 Ｗ（ｉ）　＝　１　／σ　（ｉ＝０のとき）１　　　　
　（ｉ≠Ｏのとき） である。

最初の８個の画素データＸ０Ｏ１ｘｌｏ、ｘ２０、・・
・ｘ？Ｏがラッチ３０に入力されると、前記のように、
データｘ００とｘ７０は加算器７１および減算器８１に
、データｘｌｏとｘ６０は加算器７２および減算器８２
に、データｘ２０とｘ５０は加算器７３および減算器８
３に、データｘ３０とｘ４０は加算器７４および減算器
８４にそれぞれ入力され、加算器７１・・・７４におい
ては加算が、減算器８１・・・８４においては減算が行
われる。

最初の８個の画素データＸ０Ｏ１ｘｌｏ、ｘ２０、・・
・ｘ７０による加算および減算が行われる時には、スイ
ッチ８１・・・９４はスイッチ制御部９０からの制御信
号によって図示のように接続されている。したがって、
加算器７１・・・７４からの出力が乗算器４１・・・４
４へ出力される。すなわちｘ　ＣＯＩ　ｘ　７０、ｘ　
１０＋　ｘ　Ｇｏ、ｘ２０＋　ｘ５０．ｘ３０＋　ｘ４
０が、乗算器４１・４４へそれぞれ送られる。

この時、クロック発生回路１８からのクロック信号によ
って係数発生器５１．・・・５４から最初の４個の係数
ＣＯＯ１・・・Ｃ０３（ｋ＝　０）が乗算器４１・・・
４４に入力され、それぞれ次のような乗算が行われる。

ＣＯＯｘ　　（ｘ００＋ｘ７０） ＣＯＩ　　ｘ　　（ｘｌｏ＋ｘ８０） ＣＯ２ｘ　　（ｘ２０＋ｘ５０） ＣＯ３ｘ　　（ｘ３０＋ｘ４０） 乗算器４１、・・・４４からの出力は、それぞれ多段加
算器６０に入力され、多段加算器６０において加算され
る。乗算器４１、・・・４４からの出力が、上記のデー
タである場合には、多段加算器６０における加算によっ
て次のデータｚｏＯが求められる。

ｚ　ＯＯ＝　ＣＯＯｘ　ＣＯＩ　ＣＯｌｘ　ｌｏ＋　Ｃ
０２ｘ　２０＋　Ｃ０３ｘ　３０＋　　Ｃ０Ｏｘ？Ｏ＋
　　Ｃ０１ｘＥｉＯ＋　Ｃ０２ｘ５０＋　Ｃ０３ｘ４０
このＺｏｏは、係数をＣｋＯｌ・・・Ｃｋ７とした場合
のｚ　ＯＯ＝　Ｃ００ｘ００＋　Ｃ０１ｘ　１０＋　Ｃ
０２ｘ２０＋　Ｃ０３ｘ３０＋Ｃ０４ｘ４０＋Ｃ０５ｘ
５０＋Ｃ０１３ｘ８０＋ＣＯ？ｘ７０で表されるものと
同一の値となる。この理由について次に説明する。

前記係数Ｃ４ｊを表す式 ％式％） ］ ）］ となる。したがって、Ｃｉ　Ｎ−１−’ｊはＣ１ｊと絶
対値が同一であり、ｉが偶数であるか奇数であるかによ
ってその符号が異なるのみであることがわかる。すなわ
ち、ｉが偶数の時には Ｃｉ　Ｎ−１−ｊ　＝　Ｃｉｊであり、ｉが奇数の時に
はＣｉ　Ｎ−１ｊ　＝　−Ｃｉｊである。

上記のデータｚｏＯを求める場合においては、データｘ
ＯＯ１ｘｌＯ１ｘ２０、・・・ｘ　７０はｘｉｊのｉを
０としているから、ｉが偶数である。したがってこの場
合にはＣｉ　Ｎ−１ｊ　＝　Ｃｉｊの関係がなり立つか
ら、Ｘ００に用いる係数Ｃ００と、Ｘ７０に用いる係数
ＣＯ７は等しいため、上記のように係数０００、・・・
Ｃ０３のみを用い、ｘｏｏとＸ７０、ｘｌｏとｘ　ｆ３
０．　　ｘ　２０とＸ５０、Ｘ３０とＸ４０にそれぞれ
同一の係数を用いて乗算を行うことにより、ｚｏｏを求
めることができる。

次に、クロック発生回路１６からのクロック信号に応動
してスイッチ９１・・・９４が図示と反対の位置に切り
換えられ、減算器８１・・・８４からの出力ｘ　００−
　ｘ　７０、ｘ　１０−　ｘ　８０、ｘ、２Ｏ−Ｘ５０
、ｘ　３０−　ｘ　４０がそれぞれ乗算器４１．・・・
４４に送られる。一方、クロック発生回路１６からのク
ロック信号によって係数発生器５１、・・・５４から次
の４個の係数Ｃｌ０１・・・Ｃ１３（ｋ＝　１）が乗算
器４１、・・・４４に入力される。

乗算器４１．・・・４４においてそれぞれ乗算が行われ
、乗算されたデータは多段加算器８０において加算され
、次のデータｚｌＯが求められる。

Ｚ　ｌｏ＝　Ｃ１０ｘ　ｏｏ＋　Ｃｌｌｘ　ｔｏ＋　Ｃ
Ｉ２ｘ　２０＋　Ｃ１３ｘ　３０−　ＣＩＯｘ　７０−
　Ｃｌｌｘ　Ｇｏ　−Ｃ１２ｘ　５０−　Ｃ１３ｘ　４
０このｚｌｏは、係数をＣｋＯｌ・・・Ｃｋ？とした場
合のｚ　１０＝　Ｃ１０ｘ　ＯＯ＋　Ｃｌｌｘ　１０＋
　ＣＩ２ｘ　２０＋　Ｃ１３ｘ　３０＋　Ｃ１４ｘ　ａ
ｏ＋　Ｃ１５ｘ　５０＋　Ｃ１８ｘ　ｅｏ＋　ＣＩ７ｘ
　７０で表されるものと同一の値となる。

同様にして、クロック信号ごとに係数発生器５１、・・
・５４から４個の係数ＣｋＯ１・・・ＣＫ３が乗算器４
１・・・４４に入力され、加算器または減算器から交互
に送られるデータｘ００、ｘｌＯ１ｘ２０、・・・Ｘ７
０と乗算され、多段加算器６０において加算され、次の
ようにデータが求められる。

Ｘ２０＝Ｃ２０ｘ００＋Ｃ２１ｘｌＯ＋・・・−Ｃ２０
ｘ７０・・・これらのデータはそれぞれ、 Ｘ２０＝　　Ｃ２０ｘ００＋　　Ｃ２１ｘ　１０＋　・
・・＋　Ｃ２？ｘ？０ｚ７０＝　　Ｃ７０ｘＯＯ＋　　
Ｃ７１ｘ　ＩＯ＋・・　＋　Ｃ７７ｘ７０に相当する。

このようにして求められたデータｚｏｏ、ｚｌｏ、Ｘ２
０、・・・Ｘ７０は、多段加算器６０からメモリ１２に
送られ、第４Ａ図に示すように第１列目に順次格納され
る。メモリ１２は、データｚＯＯ１ｚｌｏ、ｚ２０、・
・・Ｘ７０が入力される時には、元のデータＸ００、ｘ
ｌｏ、Ｘ２０．・・・Ｘ７０は読み出されてメモリ１２
のこれらのアドレスは空となっているから、入力された
データ２００、ｚｌｏ、Ｘ２０、−・−ｚ　７０は元の
データｘ　００．　ｘ　１０、Ｘ２０、・・・Ｘ７０が
格納されていたアドレスに格納できる。

同様にして、２列目の画未データｘｏｌ、ｘｌｌ、Ｘ２
１．・・・Ｘ７１がメモリ１２から読み出され、同様の
演算を施されてデータｚｏ１．　　ｚｌｌ、　　Ｘ２１
．−・・Ｘ７１となって再びメモリ１２に格納される。

以上のようなメモリ１２からの画面の縦方向への画素デ
ータの読み出しと、これに対する演算によって、第６図
に示すような式 Ｃ＠Ｘ＝Ｚ であられされる行列演算が行われ、行列Ｚが求められる
。

ここまでの動作を示すタイミングチャートを、第８図に
示す。同図において、矢印りで示されるのは、多段加算
器６０の加算による遅延時間である。

メモリ１２からの画面の縦方向への画素データの読み出
しと、これに対する演算が終了し、第４Ａ図に示すよう
なデータがメモリ１２に格納されると、次に第２Ａ図お
よび第２Ｂ図に矢印Ｂで示すような画面の横方向への画
素データの読み出しと、これに対するＮｔｎが行われる
。

第４Ｂ図に示すように、まず画素データｚＯＯ１ｚ０１
．２０２、・・・ｚ０７が、前記と同様の動作によりメ
モリ１２から読み出され、ラッチ２１・・・２８および
３０に保持された後、加算器７１・・・７４および減算
器８１・・・８４に送られ、前記と同様に加算および減
算をそれぞれ行われる。１１１ｊ記と同様にスイッチ９
１・・・９４が制御され、加算されたデータまたは減算
されたデータが交互に乗算器４１・・・４４に送られる
。まず加算されたデータが送られると、係数発生器５１
、・・・５４からは、前記のＺを求める演算の時と同様
に、係数ＣＯＯ１・・・ＣＯ３（ｋ＝　Ｏ）が出力され
、乗算器４１・・・４４に送られる。乗算器４１・・・
４４において、これらの画素データと係数が乗算され、
多段加算器６０で加算され、データｙＯＯが求められる
。ｙＯＯは、ｙ　ＯＯ＝　ＣＯＯｚ　ＯＯ＋　ＣＯｌｚ
　０１＋・・・＋Ｃ００ｚ０７で表され、 ｙ００＝Ｃ００ｚ００＋Ｃ０１ｚＯ１＋−−・＋ＧＯ７
ｚ０７に相当する。

このデータｙＯＯは、メモリ１２の、前記のデータｚＯ
Ｏが格納されていたアドレスに格納される。

次に、クロック発生回路１６からのクロック信号によっ
て係数発生器５１、・・・５４から次の４個の係数Ｃｌ
０１・・・Ｃ１３（ｋ＝　１）が乗算器４１、・・・４
４に入力され、多段加算器８０からデータｙｏｔが出力
される。

ｙｏ１＝　Ｃ１０ｚ　００＋　Ｃｌｌｚ　０１＋・・・
−Ｃ１０ｚ　０７−・・（Ｃ１０ｚ００＋Ｃ１１ｚ０１
＋・＝＋Ｃ１７ｚ０７に相占）同様の演算を繰り返して
、 ｙ０２＝　Ｃ２０ｚＯＯ＋　Ｃ２１ｚＯ１＋・−・−Ｃ
２０ｚ０？・・−（Ｃ２０ｚ　ＯＯ＋　Ｃ２１ｚ　０１
＋・・・＋Ｃ２７ｚＯ？に相当）ｙ０７＝　Ｃ７０ｚ０
０＋　Ｃ７１ｚ０１＋−・−−Ｃ７０ｚ０７・−・（Ｃ
７０ｚ　ＯＯ＋　Ｃ７１ｚ　０１＋・・・＋Ｃ７７ｚ０
７に相当）が順次出力され、メモリ１２の１行目のアド
レスに記憶される。

同様にして、２行目の画素データｚｌｏ、ｚｌｌ、ｚ１
２、・・・ｚ１７がメモリ１２から読み出され、同様の
演算を施されてデータｙｉｏ、ｙｌｌ、ｙ１２、・・・
ｙ１７となって再びメモリ１２に格納される。

同様に横方向の画素データの読み出しと演算を繰り返す
ことによって、第７図に示すような式７式％ であられされる行列演算が行われ、行列Ｙが求められる
。

したがって、以−］−の動作によって、行列演算Ｙ＝Ｃ
＠Ｘ−ＣＴ が行われたことになる。

このように本装置によれば、ｙ＝ｃ−ｘ・ＣＴで表され
る２次元ディスクリートコサイン変換を行うことができ
る。

従来は、２次元ディスクリートコサイン変換にオイテ、
＝記Ｚ＝Ｃ−ＸｔたはＹ＝Ｚ−ＣＴで表される演算を行
う場合に、１つの画素データに対して８個の係数ＣｋＯ
，Ｃｋｌ、・・・Ｃｋ７をそれぞれ乗算し、これらを加
算しなければならないため、８つのシステムクロック信
号ごとに１つの演算されたデータを得ることになり、ブ
ロックのサイズに比例した演算時間を必要とした。した
がって、１つのシステムクロックごとにデータを得るこ
とができないため、演算を高速で行うことができない欠
点があった。

これに対して本装置によれば、順次読み出された８個の
データをラッチし、これらの８個のデータに対して同時
にそれぞれ係数を乗算してこれらを加算するから、１つ
のシステムクロックごとに１つのデータを得ることがで
き、行列演算を高速で行うことができる。

本装置によれば、係数発生器５１、・・・５４に格納す
る係数Ｃ１ｊは１種類で済み、縦方向に読み出されたデ
ータＸｌｊおよび横方向に読み出されたデータＺｉｊに
対して同じように対応させて読み出して演算を行うだけ
でよい。データＸｉｊおよびデータｚｉｊはメモリ１２
からの読み出し方向が異なるから、係数発生器５１、・
・・５４から発生され、データｚｉｊに対して乗算され
る係数は、データＸｉｊに対して乗算される係数と同一
のものとしても、Ｃの転置行列ＣＴとして作用するため
、結果的に上記のように２次元ディスクリートコサイン
変換を行うことができる。

しかも、本実施例によれば、係数発生器５１・・・５４
から発生される係数Ｃ１ｊの種類を、Ｃｉ　Ｎ−１−ｊ
　＝（−１）’　Ｃｉｊの関係を用いて少なくし、Ｎｘ
Ｎ行列の場合に、Ｎ／２個としており、これに伴なって
乗算器４１・・・４４もＮ／２個としているから、スペ
ースをとる乗算器を少なくすることができ、装置を小型
化できる。

さらに、本装置によれば、メモリ１２に記憶された１画
面分の画素データをそのまま順次読み出して処理できる
ため、ブロックに分けて読み出す場合のように複雑なア
ドレス制御を必要とせず、メモリ１２のアドレス生成が
容易である。したがって、アドレス制御のためのプログ
ラムや複雑なコントローラを必要としない。

仇−」 本発明によれば、１画面分の画素データをブロックに分
けることなく、そのまま順次読み出して行列演算処理を
行うことができるから、画素データの読み出しに複雑な
アドレス制御を要しない。

しかも、読み出された画素データをプロ、りのサイズに
応じた数ごとに保持し、これらのデータに対して係数Ｃ
１ｊの対称性を考慮して同面に乗算を行い、その後加算
を行うようにしているから、少ない乗算器で、行列演算
を高速で行うことができる。

【図面の簡単な説明】

第１図は、本発明によるディスクリートコサイン変換装
置の一実施例を示すブロック図、第２Ａ図、第２Ｂ図は
、画面のブロック化を示す図、 第３Ａ図は、ブロック化された画素データを示す図、 第３Ｂ図は、第３Ａ図の画素データを第１図の装置によ
り最初のステップで読み出す順序を示す図、 第４Ａ図は、第３Ｂ図に示す順序で読み出され第１図の
装置により演算処理を行われた画素データを示す図、 第４Ｂ図は、第４Ａ図の画素データを第１図の装置によ
り次のステップで読み出す順序を示す図。 第５図は、第４Ｂ図に示す順序で読み出され第１図の装
置により演算処理を行われた画素データを示す図、 第６図は、第１図の装置の第１の動作により行われる行
列演算を示す図、 第７図は、第１図の装置の第２の動作により行われる行
列演算を示す図、 第８図は、第１図の装置の第１の動作を示すタイミング
チャートである。 主要部分の符号の説明 、メモリ 、アドレス制御部 クロック発生回路 、分周器 、ラッチ ランチ 乗算器 係数発生器 多段加算器 加算器 ｇ算器 スイッチ ！２゜ １４　。 １Ｂ。 １８　。 ２＋、２２．・・・２８゜ ３０゜ ４１・・・４４　。 ５１・・・５４゜ ６０゜ ７１・・・７４゜ ８１・・・８４゜ ９１・・・９４゜ そ ３Ａ 第 ′３日 第 ４−Ａ 印 第 曙 Ｏゝ 口　Ｎ　−ｍ− 慴 × 日

Claims (1)

1. 【特許請求の範囲】 １、１つの画面を表すディジタル画像データを複数のブ
   ロックに分割して各ブロックの画像データについて２次
   元ディスクリートコサイン変換を行うディスクリートコ
   サイン変換装置において、該装置は、 前記１つの画面を表すディジタル画像データを蓄積し、
   画面の水平および垂直方向に読み出し可能な画像データ
   記憶手段と、 該記憶手段から読み出された前記画像データをすくなく
   とも前記ブロックの１方向分蓄積可能な画像データ保持
   手段と、 該画像データ保持手段から並列に読み出された前記ブロ
   ックの１方向分の画像データを対称位置のデータごとに
   加算および減算のいずれかを行う加算減算選択手段と、 前記ブロックの画像データについて、２次元ディスクリ
   ートコサイン変換を行うために用いられる係数を格納す
   る係数記憶手段と、 前記加算減算選択手段から出力された前記加算および減
   算のいずれかを行われたデータと、前記係数記憶手段か
   ら読み出された前記係数との乗算を行う乗算手段と、 該乗算手段により乗算を行われたデータを加算する加算
   手段とを有し、 前記係数記憶手段から読み出される前記係数は、前記ブ
   ロックの１方向分の画像データについて、該画像データ
   の数の２分の１の種類であり、該係数の読み出しごとに
   前記加算減算選択手段による選択を切り換えることを特
   徴とするディスクリートコサイン変換装置。２、請求項
   １に記載の装置において、前記係数記憶手段から読み出
   される前記係数は、前記画像データ記憶手段から前記画
   像データを水平方向に読み出す場合と垂直方向に読み出
   す場合とで同一であることを特徴とするディスクリート
   コサイン変換装置。 ３、請求項１に記載の装置において、前記加算減算選択
   手段は、前記画像データ保持手段から並列に読み出され
   た前記ブロックの１方向分の画像データを対称位置のデ
   ータごとに加算する対称データ加算手段と、前記ブロッ
   クの１方向分の画像データを対称位置のデータごとに減
   算する対称データ減算手段と、前記対称データ加算手段
   および対称データ減算手段から出力されるデータのいず
   れかを選択する選択手段とからなることを特徴とするデ
   ィスクリートコサイン変換装置。