JPH02213950A - エラー・インジエクシヨン・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は計算機システムに係り、特に計算機システム中
で意図的にエラーを起こして（以下これをエラー・イン
ジェクションと呼ぶ）、再始動／再試行／回復機構を働
かせ、それにより該機構を評価し検査する技術に係る。

Ｂ、従来の技術とその課題 従来のエラー・インジェクションは、ピン或いは回路バ
スにプローブを当てて、それに接続されている回路を強
制的にエラー発生を示す状態にするものであった。回路
機能の小型化及び集積化で、物理的寸法が小さくなると
共に機能がより複雑になり、そのため特定の回路点を直
接アクセスするのが困難になってきている。現在の回路
実装技術を考えると、回路内部の特定の点にプローブを
当てるのは現実には不可能と云える。更に、全流行の回
路技術は、ＯＲ結合によってエラー信号を回路に入力す
る技術とは両立しない。

また、公知のエラー・インジェクション方式は、計算機
のエラ一応答を現実のものとして評価するのには適して
いない。従来のエラー・インジェクションは、主として
、回路動作とは無関係に、又は回路動作の結果として生
じるエラー開始に基いている。この点で、エラー・イン
ジェクションは、エラーを受ける回路を駆動するクロッ
クにエラー・インジェクション機構が応答するという意
味から、回路動作と同期していると云える。しかし、エ
ラー・インジェクション機構によるエラーの開始は、回
路事象を全く無視して行われる。従って、エラーは回路
の状態を考慮することな（謄手にトリガされる。

従って、回路製造技術と両立する手段で且つ計算機の動
作の影響を受ける方式でエラーを仕掛けることにより、
計算機の誤動作をシミュレートできるエラー・インジェ
クション機構が望まれている。

Ｃ９課題を解決するための手段 本発明者の知見によれば、検査する機械に本来備わって
いるプロセスに応答してエラー・インジェクション機構
を動作させることにより、エラー・インジェクションの
有用性を高めることができる。更に、機械の機能へのエ
ラー・インジェクションの組込みは、検査される機械と
物理的に一体化できるエラー・インジェクション機構を
設けることにより達成される。実際のエラー発生の不規
則性を近似するためには、様々なエラー・インジェクシ
ョン方式を取り入れる必要がある。

本発明は、ある時間にわたって複数の機械事象が生じる
処理機械を検査し評価するためのエラー・インジェクシ
ョン機構を提供するものである。

このインジェクション機構は、処理機械内部に分配され
た機械事象収集器及びプログラム可能事象マスク回路を
含む。マスク回路は機械事象収集器に接続され、マスク
で定義された機械状態を検出するために、事象収集器が
収集した事象をマスクする。マスク回路にはカウンタが
接続されており、マスクで定義された機械状態の発生回
数を計数する。このカウンタが所定の計数値に達すると
、カウンタに接続されているプログラム可能モード・エ
ラー・インジェクタが機械中にエラーを仕掛ける。この
仕掛け、すなわちエラー・インジェクションは、間欠モ
ード又は連続モードで行われる。

プログラム可能モード・エラー・インジェクタには、所
定の計数値に達した後のエラー・インジェクションを選
択的に遅らせるための手段が設けられる。

かくして、本発明によれば、関連する処理機械と論理的
、機能的及び物理的に組合わされて、機械の予め選択さ
れた状態に応答してエラー・インジェクションを行うこ
とにより機械を検査し評価するエラー・インジェクショ
ン機構が実現される。

Ｄ、実施例 本明細書において、「処理機械」という用語は、「計算
機Ｊ、「プロセッサ」、「計算機構ｊ等と同義である。

「事象」は、処理機械中のデータ又は処理機械で実行中
のプロセスに影響を及ぼす条件の発生成いは存在を意味
する。そのような条件が生じた時に処理機械のハードウ
ェア、ソフトウェア又はファームウェアによって発生さ
れる信号の状態が事象を表わす。「機械状態」は、処理
機械内部における複数の特定条件の同時存在を意味する
。「再試行」、「再始動」及び「検索」は、例えば５ｉ
ｐｐｌ　のＣｏｍｐｕｔｅｒ　Ｄｉｃｔｉｏｎａｒｙ第
４版（１９８６）に記載されているような通常の意味で
用いられる。

機械エラー（機械チエツク）に応答して機械の処理活動
の幾つか又はすべてを停止し、機械を再試行状態におい
て、その状態から機械の動作を開始することを目的とし
て、処理機械に再試行及び回復機構を設けることは知ら
れている。このような機構の検査には問題がある。再試
行及び回復機構は、その基本的な性質として、異常で散
発的であり且つ予測不能の事象に応答して動作する０本
発明は、機械事象の変更可能なパターンに応答して動作
することによって、実際のエラーのように見えるエラー
を仕掛けるための手段を提供する。

変更可能なパターンはマスクの形をとる。これらのマス
クは処理機械内部に分配され、それらがマスクする事象
が生じるところに置かれる。エラー・インジェクション
・システムの全体的構成を第１図に示す。

このシステムは処理機械８に設けられる。処理機械８は
、例えば、メインフレーム計算機に接続されて、その主
記憶装置と周辺装置との間でデータを転送させるＩ１０
プロセッサである。処理機械８は幾つかの構造定義レベ
ルを持つモジュール設計になっている。その最上位レベ
ルはカード１０及び１２を含む。カードはモジュール化
された取替え可能ユニットであって、処理機械の幾つか
の定義済み高レベル機能を実行するようにアセンブルさ
れたハードウェア、ソフトウェア又はファームウェアの
任意の組合せの形をとる論理を含む。

処理機械８は、例えば複数のカードをバックパネルに差
込むことによって構成される。カードの取替えは自由で
ある。

一般に、カード（例えばカード１０）は、その上に取付
けられた複数のモノリシック集積素子（例えばチップ１
６及び１日）からその機能を引出す。チップ１８は、布
線論理、プログラム論理、プログラム可能論理等の複数
の論理ユニットを含む集積半導体装置である。例えば、
チップ１８は状態機械（ＳＭ）２０を構成するプログラ
ム回路、及び特定の機能を遂行するように相互接続され
た複数のゲートその他の基本装置から成る論理回路２３
を含んでいる。図には示していないが、チップ１８は、
状態機械２０及び論理回路２３が接続されたチップ論理
も含んでいる。

状態機械２０は、動作中、線２１上の信号によって事象
を示す。同様に回路２３から線２４に発生された信号は
別の事象を表わす。

機械のプロセス及び機能は共通のクロック信号ＣＬＫに
よって同期される。クロック信号ＣＬＫは通常の態様で
発生され、機械中をチップ・レベルまで分配される。そ
の波形も従来通りであり、等間隔で発生される多数のパ
ルスから成っている。

本発明は、処理機械８の内部に分配された構造をとり、
処理機械８を構成するカード上のチップに集積化された
部分を含む。本発明に従ってチップ・レベルに設けられ
る要素は、プログラム可能マスク・レジスタ２５、ゲー
ト３２．３３．３５．３６．３７及びラッチ（Ｌ）３Ｂ
である。本実施例では、エラー生成はチップ・レベルで
プログラム可能エラー・マスク・ラッチ５８及びゲート
５６により行われる。第１図には示していないが、チッ
プ１６も本発明に従う上述の如き要素を含んでいる。図
示していない他のチップ及びカード１２上のチップも同
様である。

本発明は、ゲート４２のようなカード・レベルの要素も
含んでいる。カード１４は複数のカード・レベル要素を
含んでおり、保守カードと呼ばれる。保守カード１４上
のカード・レベル要素は、プログラム可能状態マスク・
レジスタ４５、クロック・ラッチ４６及び４７、ゲート
４８．４９及び５１、並びに多重モード・エラー・イン
ジェクション回路５３を含む。

エラー・インジェクション回路５３は、処理機械８のチ
ップ・レベルの回路へ送られる信号を発生する。このよ
うなチップ・レベルの回路には、ゲート５６及びエラー
・マスク・ラッチ５８が含まれる。

本発明では、マスク・レジスタ２５に接続された回路レ
ベルの回路が、レジスタ２５中のマスクに対応する事象
パターンの発生を検出するために、信号線２１及び２４
を連続的に監視している。そのような事象パターンが生
じると、信号線４０にチップ事象信号が発生されて、カ
ード・レベルの収集ゲート４２へ供給され、カード１０
上の他のチップ事象とＡＮＤ結合される。ゲート４２が
収集するすべてのチップ事象が同時に生じると、ゲート
４２は信号線４４にカード事象信号を発生し、保守カー
ド１４上のカード・レベルの回路へ供給する。保守カー
ド１４上のカード・レベルの回路はすべてのカード事象
を収集して、レジスタ４５中の条件マスクと比較する。

この条件マスクは、処理機械８の所期の状態に対応して
いる。機械状態はＡＮＤゲート５１からの正の出力によ
って示される。エラー・インジェクション回路５３はマ
スクされた機械状態の発生に応答して、信号線５４にイ
ンジェクト信号を出力する。この信号は、ゲート５６及
びラッチ５８を含むチップ・レベルのエラー生成回路に
送られる。本発明は、インジェクト信号に応答して選択
可能なエラー・パターンを生成できるように、エラー生
成のマスキングも行う。

事象、条件及びエラー・パターンのマスキングでパター
ンがプログラム可能になると、エラー条件をシミュレー
トするための、広範ではあるが精緻な能力が得られる。

これらのエラー条件は、最近の処理機械の複雑な再試行
及び再始動機構を完全に検査できるように微調整される
。事象、機械状態及びエラー・パターンのマスクのプロ
グラム可能性は、マスク・レジスタに対するソフトウェ
ア・レベルのプログラム・アクセスにより実現される。

これらのアクセスないし接続は、事象マスク信号線６０
、状態マスク信号線６１及びエラー・マスク信号線６２
を介して行われる。本実施例では、これらの信号線６０
〜６２は、支援プロセッサ（ＳＰ）と呼ばれる処理機構
９から出ている９支援プロセツサは、例えば、処理機械
８の外部に設けられても、その制御ソフトウェアを介し
て処理機械８にアクセスする。ソフトウェア・アクセス
は、例えば、マスク・レジスタを操作する一般的な即値
レジスタ・ロード指令によって行うことができる。

次に、本発明の実施例についてもう少し詳しく説明する
。

本発明に従うチップ・レベルの事象マスキング部は、ラ
ッチ２６及び２７から成る事象マスク・レジスタ２５を
含む。ラッチ２６及び２７の正の出力はＡＮＤゲート３
２及び３５へそれぞれ供給され、補数出力はＯＲゲート
３３及び３６へそれぞれ供給される。ＡＮＤゲート３２
のもう一方の入力は、状態機械２０によって駆動される
事象信号線２１に接続され、ＡＮＤゲート３５のもう一
方の入力は、回路２３によって駆動される事象信号線２
４に接続される。事象を表わす信号が正のディジタル状
態に切替わることによって事象の発生が示されると、当
該事象信号を受取るＡＮＤゲート３２又は３５は、対応
するマスク・ラッチ２６又は２７がセットされている場
合にのみ正の出力を供給する。ＡＮＤゲート３２及び３
５の正の出力はそれぞれＯＲゲート３３及び３６を通る
。

対応するマスク・ラッチがセットされていなければ、そ
の補数出力が対応するＯＲゲートを介してＡＮＤゲート
３７へ供給される。このように、ＡＮＤゲート３７はす
べてのマスク事象の状態を収集して調べる。

。ＡＮＤゲート３７の正の出力は、チップ１８における
すべてのマスク事象の同時発生を示す。この出力は、ク
ロック信号ＣＬＫの遷移時にラッチ３８に捕獲され、そ
こからカード・レベルのＡＮＤゲート４２へ供給される
。

カード・レベルのＡＮＤゲート４２は、カード１０上の
すべてのチップ事象信号を収集するにれらの信号の論理
状態が同じクロック期間の間にすべて正になると、ＡＮ
Ｄゲート４２の出力が正に切替わり、信号線４４上にカ
ード事象信号を発生する。カード１２の場合も同様であ
る。これらのカード事象信号は保守カード１４のラッチ
４６及び４７に収集された後、チップ・レベルの回路の
ところで述べたのと同様にして、状態マスク・レジスタ
４５並びにＡＮＤ１０Ｒゲート４８及び４９の組合せに
よりマスクされる。レジスタ４５にあるマスクは、機械
８の状態を表わしているやこの機械状態が生じると、Ａ
ＮＤゲート５１の出力が上昇する。

ＡＮＤゲート５ｊは、レジスタ４５にある状態マスクに
よって表わされる機械状態が生じる度にパルス出力を発
生ずる。機械状態はマスクされたチップ・レベル事象の
発生に依存しているから、ＡＮＤゲート５１の出力は事
象駆動型といえる。

ＡＮＤゲート５１から出力された一連の状態発生信号は
多重モード・エラー・インジェクション回路５３へ供給
される。回路５３は状態信号の発生回数を計数し、それ
が特定の計数値に達するとインジェクト信号を発生する
。インジェクト信号は特定の時間的特性を持っており、
パルスの形で発生させたり、リセットされるまで所定の
レベルを維持するようにしたりすることができる。更に
、回路５３は所望の計数値に達した時刻からある時間（
可変）だけ遅らせてインジェクト信号を発生することが
できる。かくして、インジェクト信号は一過性のエラー
又は−度生じると変化しないエラーを真似た形をとり得
る。

インジェクト信号は、結果として、シミュレートされた
エラーを特定のチップで発生させる（ただし当該チップ
でマスクされている場合のみ）。

例えば、正のインジェクト信号がチップ１８へ供給され
た時、ラッチ５８のセットによってチップ・レベル・エ
ラーがマスクされている場合にのみ、ＡＮＤゲート５６
の出力から正のチエツク信号が発生される。多重モード
・エラー・インジェクション回路５３の構成を第２図に
示す０回路５３は、ＡＮＤゲート５１からの状態信号を
、ラッチ７０及びＡＮＤゲート７１から成る波形整形回
路で処理する。ＡＮＤゲート５１の出力が正方向に遷移
する度に、ＡＮＤゲート７１はパルスを発生する。

このパルスを状態信号と呼ぶ、状態信号パルスはＡＮＤ
ゲート７３を介して発生計数回路へ送られる３発生計数
回路は状態信号パルスの数を計数し、それが所定の値に
達すると、その旨を知らせる。

そのため、最初に初期計数値を計数レジスタ７５にロー
ドし、状態信号が生じる度にレジスタ７５の内容を減分
する。反転器７６の出力及びイネーブル信号がいずれも
正の状態にあるとすると、ＡＮ　Ｉ）ゲート７１からの
各パルスはＡＮＤゲート７３を通過して、ＡＮＤゲート
７７を条件づける。

この結果、レジスタ７５の内容の減分された計数値がＡ
ＮＤ＆ｌ′−ドア７を通過し、更にＯＲゲート７８、Ａ
ＮＤゲート７９及びＯＲゲート８０を通って、レジスタ
７５に戻る。レジスタ７５の内容は通常の減分及び比較
回路８２へ供給される。回路８２はレジスタ７５からの
計数値を減分し、その結果を０及び１と比較する。減分
後の計数値が０であれば、線８３に信号を発生し、１で
あれば、線８４に信号を発生する。ＡＮＤゲート７３の
出力にパルスが現われない各クロック期間においては、
レジスタ７５の内容は、減分されることなくＡＮＤゲー
ト８６、ＯＲゲート７８、Ａ　Ｎ　Ｄゲート７９及びＯ
Ｒゲート８０を−回りして戻ってくる。この循環バスで
は、レジスタ７５の内容は減分されず、またその時回路
８２の出力は変化しない。

レジスタ７５は、ＲＡＭＰモード（Ｅ３）信号が論理的
に正の時に、ＡＮＤゲート８７及びＯＲゲート８０を介
して初期設定される。この時レジスタ７５にロードされ
る計数値は、所定のディジタル値を有するＲＡＭＰデー
タ信号によって与えられる。

レジスタ７５の内容が０になると、線８３上の信号が反
転器７６で反転されて、ＡＮＤゲート７３を禁止し、代
ってＡＮＤゲート７４を条件づける。この時、反転器９
０の出力、イネーブル信号及び事象／クロック信号がい
ずれも論理的に正であれば、レジスタ９１にクロック信
号が供給される度に、レジスタ９工の内容が上述と同様
の回路バスで１ずつ減分される。この回路バスは、減分
及び比較回路９２、ＡＮＤゲート９３ａ、ＯＲゲ−）９
３ｂ、ＡＮＤゲート９４ａ、及びＯＲゲート９４ｂから
成っている。上述のレジスタ７５と同じくレジスタ９１
もプログラム可能であり、ＲＡＭＰモード（Ｅ４）信号
が正の時に、ＡＮＤゲート９５を介してＲＡＭＰデータ
信号のディジタル値に初期設定される。レジスタ９１の
内容の減分、すなわちクロック信号の計数は、レジスタ
７５の計数値がＯになった後でのみ行われる。インジェ
クト信号は、レジスタ７５の計数値が０になる時、又は
その時点から所定の時間だけ遅れて発生される。後者の
遅延時間は、レジスタ９１に初期設定されるクロック・
パルス数に対応しており、従って適宜変えることができ
る。

レジスタ゛７５の計数値がＯになることによって示され
る複合事象の発生時にのみインジェクト信号を発生する
のであれば、ラッチ９６をセットしておく。その正出力
（事象専用）はＡＮＤゲート９７へ供給され、補数出力
（事象／クロック）はＡＮＤゲート７４及び１０５へ供
給される。リセット信号及びイネーブル信号が正の状態
にあれば、レジスタ５の計数値が１に減分された後のＡ
ＮＤゲート７１からの最初の正遷移で、ＡＮＤゲート９
７の出力が上昇する。ＡＮＤゲート９７の出力における
この正遷移は、ＯＲゲート１００、ＡＮＤゲート１０１
又は１０２、及びＯＲゲート１０４を介してエラー・イ
ンジェクタ・ラッチ９８へ伝えられる。ラッチ９８をセ
ットすることになるＡＮＤゲート７１からの正遷移は、
レジスタ７５の計数値が１に減分されたことを示す線８
４上の信号と共にＡＮＤゲート９７を条件づけるので、
この正遷移がレジスタ７５へ供給された時には、その計
数値が０に減分されることになる。従って、ラッチ９８
からインジェクト信号が出力されるのは、線８３上の信
号によって０の計数値が示されるの同時である。

これに対して、ラッチ９６がリセットされていると、事
象／クロック信号が正になって、ＡＮＤゲート１０５を
条件づける。この時、リセット信号及びイネーブル信号
が正の状態にあれば、レジスタ９１の計数値が１に減分
されたことに応答して、ＡＮＤゲート１０５の出力が正
方向に遷移する。ＡＮＤゲート１０５の出力の信号バス
はＡＮＤゲート９７と同じであるから、結局、レジスタ
９１の計数値がＯに減分されるのと同時にインジェクト
信号が発生される。

インジェクト信号の波形はラッチ１１０の状態によって
決まる。ラッチ１１０がセットされていて、ＡＮＤゲー
ト１０２を条件づけていると、ＡＮＤゲート１０２の出
力はＯＲゲート１１１の出力における正遷移に応答して
上昇する。ＯＲゲー１−１１１は、ＯＲゲート１００の
出力及びエツジトリガ式のセット−リセット・ラッチ１
１３の正出力を受取る。ＡＮＤゲート９７又１０５の出
力に正遷移が生じると、ＯＲゲート１００の出力が上昇
してラッチ１１３をセットする。ＯＲゲート１１１は、
ＯＲゲート１００のパルス出力及びラッチ１１３の正出
力を組合せるので、その出力は、ＯＲゲート１００の出
力の正遷移に同期して正方向に遷移し、ラッチ１１３が
リセットされるまでの正の状態を維持する。

これに対して、ラッチ１１０及び１１３がリセットされ
ていると、それらの補数出力が正のため、今度はＡＮＤ
ゲート１０１が条件づけられ、ＯＲゲート１００から出
力されるパルスに応答して、その出力を正に遷移させる
。ＡＮＤゲート１０１の出力に現われるパルスはＯＲゲ
ート１０４を通ってラッチ９８へ送られる。

ラッチ９８の出力（インジェクト信号）は、ＯＲゲート
１０４から供給される入力に従う。すなわち、インジェ
クト信号は、ＡＮＤゲート１０１からの信号の場合はパ
ルス状になり、ＡＮＤゲート１０２からの信号の場合は
正レベルに遷移する。

インジェクト信号に応答して生じるシミュレートされた
エラーの例を第３図に示す。図において、インジェクト
信号はエラー・ステージング・ラッチ１２０を介してカ
ードへ供給される。ラッチ１２０の出力はエラー生成の
ためにチップｉ、ｊ及びｋへ送られる。チップにでは、
ラッチ１２２にエラー・マスク・ビットが立っていると
、インジェクト信号のエラー条件により、ゲート１３０
〜１３３から成るパリティ生成回路は誤ったパリティを
生成するようになる。エラー・マスク・ビットがリセッ
トされると、ＡＮＤゲート１３０の出力がＯＲゲート１
３３を介してラッチ１３５へ供給されるので、生成され
るパリティ信号は正しいものになる。エラー・マスク・
ビットがイネーブルされると、ＡＮＤゲート１３１又は
１３２の働きによって正しいパリティが反転される。

状態信号の発生回数を計数することによって生成される
パルス形式のインジェクト信号は、間欠的なエラー・イ
ンジェクションを実現する。その各エラー・インジェク
ションは、状態信号がレジスタ７５に予め設定されてい
る回数だけ発生する度に行われる。これをエラー・イン
ジェクションの間欠モードと呼ぶ。これに対して、ラッ
チ１１０力１セツトされていると、インジェクト信号は
連続供給の状態になり、マスクされたエラーのインジェ
クションが行われる。その際、各クロック遷移でラッチ
１１３がセットされる。これをエラー・インジェクショ
ンの連続モードと呼ぶ。

本発明に従う事象制御型のエラー・インジェクジョン・
システムは、第１図に示すように、ＳＦ３からマスク・
レジスタ２８．４５及び５８へのアクセスによりプログ
ラム可能になっている。図には示していないが、レジス
タ７５及び９１へのＲＡＭＰモード信号及びＲＡＭＰデ
ータ信号もＳＦ３から供給される。またＳＦ３は、ラッ
チ９６及び１１０並びにイネーブル信号及びリセット信
号を制御することにより、エラー・モードの選択も行う
。

Ｅ６発明の効果 本発明によれば、検査すべき処理機械と組合わされて、
その予め選択された事象或いは状態に応じて機械中にエ
ラーを起こすことにより、現実に即した機械検査を可能
にするエラー・インジェクション・システムが実現され
る。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図。 第２図はエラー・インジェクション回路５３の構成を示
す回路図。 第３図は特定のチップにおけるエラー・インジェクショ
ンの様子を示す回路図。

Claims (1)

1. 【特許請求の範囲】 機械プロセスの検査及び評価のために処理機械中にシミ
   ユレートされたエラーを起こすエラー・インジェクショ
   ン・システムであつて、 前記処理機械に設けられた機械事象検出手段と、前記処
   理機械に設けられ、マスクで定義された機械状態の発生
   を検出するために前記検出手段で検出された機械事象を
   マスクするプログラム可能マスク手段と、 前記機械状態の発生回数を計数する計数手段と、前記計
   数手段の所定の計数値に応答して前記処理機械中にエラ
   ーを起こすプログラム可能エラー・インジェクション手
   段と、 を具備するエラー・インジェクション・システム。