JPH03158972A - シミュレータ - Google Patents
シミュレータInfo
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- JPH03158972A JPH03158972A JP1300531A JP30053189A JPH03158972A JP H03158972 A JPH03158972 A JP H03158972A JP 1300531 A JP1300531 A JP 1300531A JP 30053189 A JP30053189 A JP 30053189A JP H03158972 A JPH03158972 A JP H03158972A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理回路等の被測定回路をシミュレートし
てその不良箇所を検出するシミュレータに関する。
てその不良箇所を検出するシミュレータに関する。
第４図は例えば特開昭６２−１５６７３９号公報に開示
された従来のシミュレータの構成を示すブロック図であ
る。図において３はＣＰＵであり、該ＣＰＵ３にはキー
人力装置２及びデイスプレィ装置ｌが接続されている。
された従来のシミュレータの構成を示すブロック図であ
る。図において３はＣＰＵであり、該ＣＰＵ３にはキー
人力装置２及びデイスプレィ装置ｌが接続されている。
デイスプレィ装置１には逆トレースする場合に論理回路
等の図示し゛ない被測定回路の各ゲートの入出力信号の
状態が図形表示される。
等の図示し゛ない被測定回路の各ゲートの入出力信号の
状態が図形表示される。
またキー人力装置２からは逆トレースする場合にブレー
クポイントの設定及び信号名の設定がなされる。またＣ
ＰＵ３にはパスライン１３を介して、シミュレーション
途中の結果を記憶する記憶モジュール４、各ゲート毎の
シミュレーションを行うイベント処理モジュール５、設
定されたブレークポイントから逆トレースを行うバック
トレースモジュール６、表示モジュール７、指定された
ブレークポイントに達したか否かを検出するブレークポ
イント検出モジュール８及び逆トレースするとき記憶モ
ジュール４から１つ前に記憶された状態値を読み出し復
元する状態復元モジュール９が接続されている。
クポイントの設定及び信号名の設定がなされる。またＣ
ＰＵ３にはパスライン１３を介して、シミュレーション
途中の結果を記憶する記憶モジュール４、各ゲート毎の
シミュレーションを行うイベント処理モジュール５、設
定されたブレークポイントから逆トレースを行うバック
トレースモジュール６、表示モジュール７、指定された
ブレークポイントに達したか否かを検出するブレークポ
イント検出モジュール８及び逆トレースするとき記憶モ
ジュール４から１つ前に記憶された状態値を読み出し復
元する状態復元モジュール９が接続されている。
次に以上の如く構成された従来のシミュレータの動作に
ついて説明する。第５図はシミュレーション対象の論理
回路の回路図であり、この論理回路には入力信号Ａ、Ｂ
、Ｃ，Ｄが与えられ、出力信号Ｇを出力する。入力信号
Ａ、ＢはＡＮＤゲート２０に与えられて、その論理積を
出力信号Ｅとして出力する。出力信号Ｅは入力信号Ｃと
共にＡＮＤゲート２１に与えられ、その論理積を出力信
号Ｆとして出力する。出力信号Ｆは入力信号りと共にＡ
ＮＤゲート２２に与えられ、その論理積を出力信号Ｇと
して出力する。
ついて説明する。第５図はシミュレーション対象の論理
回路の回路図であり、この論理回路には入力信号Ａ、Ｂ
、Ｃ，Ｄが与えられ、出力信号Ｇを出力する。入力信号
Ａ、ＢはＡＮＤゲート２０に与えられて、その論理積を
出力信号Ｅとして出力する。出力信号Ｅは入力信号Ｃと
共にＡＮＤゲート２１に与えられ、その論理積を出力信
号Ｆとして出力する。出力信号Ｆは入力信号りと共にＡ
ＮＤゲート２２に与えられ、その論理積を出力信号Ｇと
して出力する。
第６図は、論理回路のシミュレーション結果を示す図で
あり、記憶モジュールＡに記憶されている内容を示して
いる。時刻Ｔ＝Ｏ１１，２，３，４における各信号Ａ、
Ｂ、Ｃ，Ｄ、Ｇの状態を示し、ｘ”は不定を、６１″は
Ｈレベルを示している。ここでは時刻Ｔ＝４で出力信号
Ｇが“１”になることを示している。
あり、記憶モジュールＡに記憶されている内容を示して
いる。時刻Ｔ＝Ｏ１１，２，３，４における各信号Ａ、
Ｂ、Ｃ，Ｄ、Ｇの状態を示し、ｘ”は不定を、６１″は
Ｈレベルを示している。ここでは時刻Ｔ＝４で出力信号
Ｇが“１”になることを示している。
第７図は第５図に示す論理回路を正常にシミュレーショ
ンしたときの各時刻Ｔにおけるイベントの発生状況を示
している。時刻Ｔ＝１で信号へが変化するとＡＮＤゲー
ト２０にイベントが発生し、時刻Ｔ＝２で信号Ｂが変化
するとＡＮＤゲート２０及び同２１にイベントが発生す
ることを示している。同様に時刻Ｔ＝３で信号Ｃが変化
するとＡＮＤゲート２１及び同２２にイベン１−が発生
し、時刻Ｔ＝４で信号りが変化するとＡＮＤゲート２２
にイベントが発生することを示している。
ンしたときの各時刻Ｔにおけるイベントの発生状況を示
している。時刻Ｔ＝１で信号へが変化するとＡＮＤゲー
ト２０にイベントが発生し、時刻Ｔ＝２で信号Ｂが変化
するとＡＮＤゲート２０及び同２１にイベントが発生す
ることを示している。同様に時刻Ｔ＝３で信号Ｃが変化
するとＡＮＤゲート２１及び同２２にイベン１−が発生
し、時刻Ｔ＝４で信号りが変化するとＡＮＤゲート２２
にイベントが発生することを示している。
次に動作の概要を説明する。第５図に示す論理回路で入
力信号Ａ、Ｂ、Ｃ，Ｄが夫々“１”に変化すると、論理
回路が正常であれば出力信号Ｇは“１”となる。しかし
シミュレーションの結果、出力信号力１１″にならない
場合、信号Ｇにブレークポイントを設定し、信号Ｇが１
”になるべきはずの時刻Ｔでシミュレーションを中断す
る。
力信号Ａ、Ｂ、Ｃ，Ｄが夫々“１”に変化すると、論理
回路が正常であれば出力信号Ｇは“１”となる。しかし
シミュレーションの結果、出力信号力１１″にならない
場合、信号Ｇにブレークポイントを設定し、信号Ｇが１
”になるべきはずの時刻Ｔでシミュレーションを中断す
る。
中断すると入力コマンド待ち状態となり、オペレータが
対話的に各ゲートの入力信号を設定して、論理回路の論
理状態を逆トレースする。このとき逆トレースした時刻
Ｔ毎に各信号の状態値をデイスプレィ装置１に表示する
。オペレータはその状態値から不良の信号名を指定して
逆トレースを続けることにより、論理回路の不良箇所を
検出できる。
対話的に各ゲートの入力信号を設定して、論理回路の論
理状態を逆トレースする。このとき逆トレースした時刻
Ｔ毎に各信号の状態値をデイスプレィ装置１に表示する
。オペレータはその状態値から不良の信号名を指定して
逆トレースを続けることにより、論理回路の不良箇所を
検出できる。
第８図は従来のシミュレータのシミュレーション動作の
詳細を示すフローチャートであり、ここでは第５図に示
す論理回路でＡＮＤゲート２０と同２１との間で断線し
た場合を例に説明する。最初にキー人力装置２により例
えば信号Ｇにブレークポイントを設定しくステップ１１
００） 、シミュレーションを開始する。時刻Ｔ＝１で
入力信号Ａに“１”がセントされるとＡＮＤゲート２０
のイベントが発生し、そのシミュレーションを行い（ス
テップ１１１０１）、出力信号Ｅの状態が不定となる。
詳細を示すフローチャートであり、ここでは第５図に示
す論理回路でＡＮＤゲート２０と同２１との間で断線し
た場合を例に説明する。最初にキー人力装置２により例
えば信号Ｇにブレークポイントを設定しくステップ１１
００） 、シミュレーションを開始する。時刻Ｔ＝１で
入力信号Ａに“１”がセントされるとＡＮＤゲート２０
のイベントが発生し、そのシミュレーションを行い（ス
テップ１１１０１）、出力信号Ｅの状態が不定となる。
しかし出力信号Ｅは初期値から変化していないので、イ
ベントの伝播は行われずステップ１１０２でその旨を判
断し、ステップ１１０４に進む。ステップ１１０４では
ブレークポイント検出モジュール８によりブレークポイ
ントか否かを検出するが、このときブレークポイントで
はないのでステップ１１０１に戻る。
ベントの伝播は行われずステップ１１０２でその旨を判
断し、ステップ１１０４に進む。ステップ１１０４では
ブレークポイント検出モジュール８によりブレークポイ
ントか否かを検出するが、このときブレークポイントで
はないのでステップ１１０１に戻る。
次に時刻Ｔ＝２で入力信号Ｂに１″がセットされると、
ＡＮＤゲート２０のイベントが再び発生し、ＡＮＤゲー
ｉ・２０のシミュレーションが行われ（ステップ１１１
０１） 、信号Ｅが１”になる。しかしへＮＯゲート２
１への入力信号Ｅ′はその間の断線のため不定のままで
ある。時刻Ｔ＝３で入力信号Ｃに１１″がセントされる
と＾ＮＤゲート２１のイベントが発生し、ＡＮＤゲート
２１のシミュレーションが行われ（ステップ１１１０１
） 、出力信号Ｆが不定になる。これも初期値から変化
していないので、イベントの伝播は行われない（ステッ
プ＃１０２）。時刻Ｔ＝４で入力信号りに１”がセット
されると、へＮＤゲート２２のイベントが発生し、ＡＮ
Ｄゲート２２のシミュレーションが行われる（ステップ
＃１０１）。シミュレーションが行われると出力信号Ｇ
が不定となる。このように時刻Ｔ＝１〜４では入力信号
Ａ、Ｂ、Ｃ，Ｄが不定から１に変化するので、各時刻Ｔ
でそれらの変化値を記憶モジュール４に格納する（ステ
ップ＃ｌ０３）。時刻Ｔ ＝ ４でイベント処理（ステ
ップ１１０１）が全て終了すると、ブレークポイント検
出モジュール８によりキー人力装置２より入力されたビ
ットパターン（ブレークポイント条件）を−時記憶し、
イベントが発生する毎に記憶されたビットパターンと入
力されたビットパターンとを比較し、一致すればシミュ
レーションが中断され、次のステップ１１０５に進む（
ステップ１１０４）。
ＡＮＤゲート２０のイベントが再び発生し、ＡＮＤゲー
ｉ・２０のシミュレーションが行われ（ステップ１１１
０１） 、信号Ｅが１”になる。しかしへＮＯゲート２
１への入力信号Ｅ′はその間の断線のため不定のままで
ある。時刻Ｔ＝３で入力信号Ｃに１１″がセントされる
と＾ＮＤゲート２１のイベントが発生し、ＡＮＤゲート
２１のシミュレーションが行われ（ステップ１１１０１
） 、出力信号Ｆが不定になる。これも初期値から変化
していないので、イベントの伝播は行われない（ステッ
プ＃１０２）。時刻Ｔ＝４で入力信号りに１”がセット
されると、へＮＤゲート２２のイベントが発生し、ＡＮ
Ｄゲート２２のシミュレーションが行われる（ステップ
＃１０１）。シミュレーションが行われると出力信号Ｇ
が不定となる。このように時刻Ｔ＝１〜４では入力信号
Ａ、Ｂ、Ｃ，Ｄが不定から１に変化するので、各時刻Ｔ
でそれらの変化値を記憶モジュール４に格納する（ステ
ップ＃ｌ０３）。時刻Ｔ ＝ ４でイベント処理（ステ
ップ１１０１）が全て終了すると、ブレークポイント検
出モジュール８によりキー人力装置２より入力されたビ
ットパターン（ブレークポイント条件）を−時記憶し、
イベントが発生する毎に記憶されたビットパターンと入
力されたビットパターンとを比較し、一致すればシミュ
レーションが中断され、次のステップ１１０５に進む（
ステップ１１０４）。
第９〜１１図は逆トレース時のデイスプレィ装置の表示
状態を示す図であり、ステップ１１０５ではＡＮＤゲー
ト２２の入出力状態が第９図に示す如くに表示される。
状態を示す図であり、ステップ１１０５ではＡＮＤゲー
ト２２の入出力状態が第９図に示す如くに表示される。
オペレータはそこでキー人力装置２から信号名Ｆを入力
する（ステップ１１２０７）。すると状態復元モジュー
ル９により時刻Ｔ＝３の状態がセントされ、バンクトレ
ースモジュール６でへＮＤケート２１が求められて（ス
テップ１１１０８） 、へＮＯゲート２１の入出力状態
が第１０図に示す如くに表示される。さらに同様にして
信号名Ｅ′をキー人力装置２より入力し、バックトレー
スを進めると第１１図に示すような表示が表れ、信号Ｅ
とＥ′との間で断線していることが示される。このよう
にしてオペレータが信号名を指示することで回路の不良
箇所が検出できる。
する（ステップ１１２０７）。すると状態復元モジュー
ル９により時刻Ｔ＝３の状態がセントされ、バンクトレ
ースモジュール６でへＮＤケート２１が求められて（ス
テップ１１１０８） 、へＮＯゲート２１の入出力状態
が第１０図に示す如くに表示される。さらに同様にして
信号名Ｅ′をキー人力装置２より入力し、バックトレー
スを進めると第１１図に示すような表示が表れ、信号Ｅ
とＥ′との間で断線していることが示される。このよう
にしてオペレータが信号名を指示することで回路の不良
箇所が検出できる。
しかしながら従来のシミュレータではブレークポイント
をある時刻におけるビットパターンにより設定し、その
ビットパターンと一致した情報が入力されたときにシミ
ュレーションの動作を中断させていたので、ＩＣの遅延
時間等のノイズにより発生する微少パルスでブレークポ
イントが検出される虞があり、必要なタイミングでシミ
ュレーションを中断できないという問題があった。
をある時刻におけるビットパターンにより設定し、その
ビットパターンと一致した情報が入力されたときにシミ
ュレーションの動作を中断させていたので、ＩＣの遅延
時間等のノイズにより発生する微少パルスでブレークポ
イントが検出される虞があり、必要なタイミングでシミ
ュレーションを中断できないという問題があった。
この発明は上記問題点を解消するためになされたもので
あり、ブレークポイントの設定を所定回のビットパター
ンの変化により行うことにより、高精度にブレークポイ
ントを検出でき、必要なタイミングでシミュレーション
を中断できるシミュレータを提供することを目的とする
。
あり、ブレークポイントの設定を所定回のビットパター
ンの変化により行うことにより、高精度にブレークポイ
ントを検出でき、必要なタイミングでシミュレーション
を中断できるシミュレータを提供することを目的とする
。
この発明に係るシミュレータは、ビットパターンの所定
回数の変化により設定するブレークポイント設定手段と
、シミュレート時のピントパタンの変化を検出する変化
検出手段と、検出されたビットパターンの変化と、設定
されたビットパターンとを比較する比較手段とを設け、
比較結果が所定回数一致したときに、ブレークポイント
を検出するようにしたものである。
回数の変化により設定するブレークポイント設定手段と
、シミュレート時のピントパタンの変化を検出する変化
検出手段と、検出されたビットパターンの変化と、設定
されたビットパターンとを比較する比較手段とを設け、
比較結果が所定回数一致したときに、ブレークポイント
を検出するようにしたものである。
この発明においては、シミュレーションを中断するブレ
ークポイントの設定を２値信号のビットパターンの所定
回数の変化により設定し、シミュレート時のビットパタ
ーンの変化を検出し、検出の都度、設定されたピントパ
ターンを順に比較し、比較結果が全て一致したときにブ
レークポイントを検出する。これにより微少パルスによ
るブレークポイントを誤検出しなくなり、検出精度が向
」ニし、必要なタイミングでシミュレーションを中断で
きる。
ークポイントの設定を２値信号のビットパターンの所定
回数の変化により設定し、シミュレート時のビットパタ
ーンの変化を検出し、検出の都度、設定されたピントパ
ターンを順に比較し、比較結果が全て一致したときにブ
レークポイントを検出する。これにより微少パルスによ
るブレークポイントを誤検出しなくなり、検出精度が向
」ニし、必要なタイミングでシミュレーションを中断で
きる。
以下、この発明をその実施例を示す図面に基づいて詳述
する。第１図はこの発明に係るシミュレータの構成を示
すブロック図である。図において３はＣＰＵであり、該
ｃｐｕ３にはブレークポイントの設定にも用いられるキ
ー人力装置２及びデイスプレィ装置１が接続されている
。デイスプレィ装置２には逆トレースする場合に論理回
路等の図示しない被測定回路の各ゲートの入出力状態が
図形表示される。またキー人力装置２からはブレークポ
イントのビットパターンの変化を所定回数入力すると共
に、バンクトレース時の各信号の設定等のシミュレーシ
ョンの入力操作が行われる。またＣｌｌＵ３はパスライ
ン１３を介して、シミュ゛レーション途中の結果を記憶
すると共に、設定されたブレークポイントのビットパタ
ーンに記憶する記憶モジュール４、各ゲート毎にシミュ
レーションを行うイベント処理モジユール５、設定され
たブレークポイントから逆トレースを行うバンクトレー
スモジュール６、デイスプレィ装置１を制御する表示モ
ジュール７、指定されたブレークポイントに達したか否
か、即ち、設定された所定回のビットパターンがあった
か否かを検出するブレークポイント検出モジュール８．
１つ前に記憶された状態値を復元する状態復元モジュー
ル９、シミュレーション途中のビットパターンの変化を
検出する変化検出モジュール１１、設定されたビットパ
ターンと変化したときのビットパターンとを比較する変
化検出モジュール１０及び一致したときの回数をカウン
トするカウンタモジュール１２とに接続されている。
する。第１図はこの発明に係るシミュレータの構成を示
すブロック図である。図において３はＣＰＵであり、該
ｃｐｕ３にはブレークポイントの設定にも用いられるキ
ー人力装置２及びデイスプレィ装置１が接続されている
。デイスプレィ装置２には逆トレースする場合に論理回
路等の図示しない被測定回路の各ゲートの入出力状態が
図形表示される。またキー人力装置２からはブレークポ
イントのビットパターンの変化を所定回数入力すると共
に、バンクトレース時の各信号の設定等のシミュレーシ
ョンの入力操作が行われる。またＣｌｌＵ３はパスライ
ン１３を介して、シミュ゛レーション途中の結果を記憶
すると共に、設定されたブレークポイントのビットパタ
ーンに記憶する記憶モジュール４、各ゲート毎にシミュ
レーションを行うイベント処理モジユール５、設定され
たブレークポイントから逆トレースを行うバンクトレー
スモジュール６、デイスプレィ装置１を制御する表示モ
ジュール７、指定されたブレークポイントに達したか否
か、即ち、設定された所定回のビットパターンがあった
か否かを検出するブレークポイント検出モジュール８．
１つ前に記憶された状態値を復元する状態復元モジュー
ル９、シミュレーション途中のビットパターンの変化を
検出する変化検出モジュール１１、設定されたビットパ
ターンと変化したときのビットパターンとを比較する変
化検出モジュール１０及び一致したときの回数をカウン
トするカウンタモジュール１２とに接続されている。
次にこの発明のシミュレータの動作について説明する。
最初にキー人力装置２によりビットパターンの所定回数
の変化を入力し、ブレークポイントを設定する（ステッ
プ＃１００）。例えば４つの信号Ｓ、Ｔ、Ｕ、■のビッ
トが全て“１”から“ｌ” Ｊ”。
の変化を入力し、ブレークポイントを設定する（ステッ
プ＃１００）。例えば４つの信号Ｓ、Ｔ、Ｕ、■のビッ
トが全て“１”から“ｌ” Ｊ”。
０″、“１”→″１″、“０”３“０″、１″→“１″
、“０′、“ＯＮ“０″→“１″ ０″、“１” ″】
→“ＯＮ “０″、“０″ “１″と６回変化したと
きにブレークポイントの条件を満たすと設定する（第４
図ａ参照）。ブレークポイントの設定が終了すると、そ
れが記憶モジュール４に記憶されると共にイベント処理
モジ１−ルによる各ゲート毎のシミュレーションがなさ
れ、イベント処理される（ステップ１１１０１）。ここ
でピントパターンの変化が変化検出モジュール１１で検
出され（ステップ１１１０２）、変化したときはそのビ
ットパターンを記憶モジュール４に記憶する（ステップ
１１０３）。次に記憶モジュール４に記憶されたブレー
クポイントのピントパターンの最初のビットパターンを
読出し、それとステップ１１０３で記憶したビットパタ
ーンとを比較モジュール１０で比較する（ステップ１１
１０） 、そして一致したときはカウンタモジュール１
２のカウント値をインクリメントしくステップ１１１１
１） 、次のブレークポイント１ のビットパターンを要求しくステップ１１１１４） 、
カウンタモジュール１２のカウント値が設定カウントに
達したか否かを判定する（ステップ１１１１３）。設定
カウントに達していないとき、即ち所定回数（設定カウ
ント）ビットパターンが一致していないときはステップ
＃１０１に戻る。
、“０′、“ＯＮ“０″→“１″ ０″、“１” ″】
→“ＯＮ “０″、“０″ “１″と６回変化したと
きにブレークポイントの条件を満たすと設定する（第４
図ａ参照）。ブレークポイントの設定が終了すると、そ
れが記憶モジュール４に記憶されると共にイベント処理
モジ１−ルによる各ゲート毎のシミュレーションがなさ
れ、イベント処理される（ステップ１１１０１）。ここ
でピントパターンの変化が変化検出モジュール１１で検
出され（ステップ１１１０２）、変化したときはそのビ
ットパターンを記憶モジュール４に記憶する（ステップ
１１０３）。次に記憶モジュール４に記憶されたブレー
クポイントのピントパターンの最初のビットパターンを
読出し、それとステップ１１０３で記憶したビットパタ
ーンとを比較モジュール１０で比較する（ステップ１１
１０） 、そして一致したときはカウンタモジュール１
２のカウント値をインクリメントしくステップ１１１１
１） 、次のブレークポイント１ のビットパターンを要求しくステップ１１１１４） 、
カウンタモジュール１２のカウント値が設定カウントに
達したか否かを判定する（ステップ１１１１３）。設定
カウントに達していないとき、即ち所定回数（設定カウ
ント）ビットパターンが一致していないときはステップ
＃１０１に戻る。
またステップ１１１１０でブレークポイントのビットパ
ターンと一致しないときは、カウンタモジュールＩ２の
カウント値をリセツトする（ステップ＃１１２）。
ターンと一致しないときは、カウンタモジュールＩ２の
カウント値をリセツトする（ステップ＃１１２）。
設定カウントに達すると、所定回数ビツトパターンが一
致したことになるので、そのことをブレークポイント検
出モジュール８が判断し、シミュレーションを中断し、
ＣＰＵ３は入力待ち状態となる。
致したことになるので、そのことをブレークポイント検
出モジュール８が判断し、シミュレーションを中断し、
ＣＰＵ３は入力待ち状態となる。
次にゲートの入出力信号の状態を表示しくステップ１１
１０５） 、バンクトレースモジュール６にヨリ逆トレ
ースしていき、ステップ＃１０６でその終了を判定し、
終了していないとき、即ち不良箇所を見つけ出せないと
きはゲートの入出力信号を指定しくステップ１１０７）
、記憶モジュール４から１つ前の状態をリストアンプし
くステップ＃１０Ｂ＞ 、ステ２ ツブ＃１０５に戻る。
１０５） 、バンクトレースモジュール６にヨリ逆トレ
ースしていき、ステップ＃１０６でその終了を判定し、
終了していないとき、即ち不良箇所を見つけ出せないと
きはゲートの入出力信号を指定しくステップ１１０７）
、記憶モジュール４から１つ前の状態をリストアンプし
くステップ＃１０Ｂ＞ 、ステ２ ツブ＃１０５に戻る。
第３図はこの発明の効果を示すタイミングヂャートであ
り４つの信号Ｓ、１゛、Ｕ、■が図に示すように変化し
ている。ブレークポイントを従来の如く、例えば４つの
信号Ｓ、Ｔ、Ｕ、■が全て“１”となるビットパターン
だけで設定すると、第３図にａで示すタイミングの他に
タイミングｂ及びＣでもブレークポイントを検出するこ
とになるが、この発明ではタイミングａから所定回数ビ
ツトパターンが変化したとき、即ちタイミングａから矢
符で示す区間の間にビットパターンが変化したときにそ
れらのビットパターンと設定したビットパターンとが全
て一致したと判定しているので、ビットパターンの誤検
出が減少する。
り４つの信号Ｓ、１゛、Ｕ、■が図に示すように変化し
ている。ブレークポイントを従来の如く、例えば４つの
信号Ｓ、Ｔ、Ｕ、■が全て“１”となるビットパターン
だけで設定すると、第３図にａで示すタイミングの他に
タイミングｂ及びＣでもブレークポイントを検出するこ
とになるが、この発明ではタイミングａから所定回数ビ
ツトパターンが変化したとき、即ちタイミングａから矢
符で示す区間の間にビットパターンが変化したときにそ
れらのビットパターンと設定したビットパターンとが全
て一致したと判定しているので、ビットパターンの誤検
出が減少する。
なおこの実施例では記憶モジュールシミュレーション途
中の結果と、ブレークポイントのビットパターンとを記
憶するようにしているが、この発明はこれに限るもので
はなく、これらは各別に記憶してもよい。
中の結果と、ブレークポイントのビットパターンとを記
憶するようにしているが、この発明はこれに限るもので
はなく、これらは各別に記憶してもよい。
またこの実施例では１つのタイミングのビントパターン
の変化でブレークポイントを設定したが、この発明はこ
れに限るものではなく、比較モジュールにＡＮＤ、 Ｏ
Ｒ，ＮＯＴ等の演算機能を付加することにより、複数の
タイミングの組合わせでブレークポイントを設定し、そ
れによりブレークポイントを検出してもよい。これによ
りさらに高精度にブレークポイントを検出できる。
の変化でブレークポイントを設定したが、この発明はこ
れに限るものではなく、比較モジュールにＡＮＤ、 Ｏ
Ｒ，ＮＯＴ等の演算機能を付加することにより、複数の
タイミングの組合わせでブレークポイントを設定し、そ
れによりブレークポイントを検出してもよい。これによ
りさらに高精度にブレークポイントを検出できる。
以上説明したとおり、この発明においては、ブレークポ
イントをビットパターンの所定回数の変化により設定し
、それによりブレークポイントを検出しているので、Ｉ
Ｃの遅延時間等により発生ずる微少パルスに影響される
ことなく、高精度にブレークポインＩ・を検出でき、必
要なタイミングでシミュレーションを中断できる等優れ
た効果を奏する。
イントをビットパターンの所定回数の変化により設定し
、それによりブレークポイントを検出しているので、Ｉ
Ｃの遅延時間等により発生ずる微少パルスに影響される
ことなく、高精度にブレークポインＩ・を検出でき、必
要なタイミングでシミュレーションを中断できる等優れ
た効果を奏する。
第１図はこの発明に係るシミュレータの構成を示すブロ
ック図、第２図はシミュレータのシミュレーション動作
を示すフローチャート、第３図はこの発明の効果を示す
タイミングチャート、第４図は従来のシミュレータの構
成を示すブロック図、第５図は被測定回路である論理回
路の論理図、第６図は従来のシミュレーション結果を示
す図、第７図は正常にシミュレーションしたときのイヘ
ント発生状態を示す図、第８図は従来のシミュレータの
シミュレーション動作を示すフローチャート、第９〜第
１１図は逆トレース時のデイスプレィ装置の表示状態を
示す図である。 ２・・・キー人力装置 ４・・・記憶モジュール８・
・・ブレークポイント検出モジュール ＩＯ・・・比
較モジュール １１・・・変化検出モジュール １
２・・・カウンタモジュール なお、図中、同一符号は同一、又は相当部分を示す。
ック図、第２図はシミュレータのシミュレーション動作
を示すフローチャート、第３図はこの発明の効果を示す
タイミングチャート、第４図は従来のシミュレータの構
成を示すブロック図、第５図は被測定回路である論理回
路の論理図、第６図は従来のシミュレーション結果を示
す図、第７図は正常にシミュレーションしたときのイヘ
ント発生状態を示す図、第８図は従来のシミュレータの
シミュレーション動作を示すフローチャート、第９〜第
１１図は逆トレース時のデイスプレィ装置の表示状態を
示す図である。 ２・・・キー人力装置 ４・・・記憶モジュール８・
・・ブレークポイント検出モジュール ＩＯ・・・比
較モジュール １１・・・変化検出モジュール １
２・・・カウンタモジュール なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）２値信号を処理する被測定回路中にシミュレーシ
ョンを停止させるブレークポイントを設定して、前記被
測定回路のシミュレーションを行い、ブレークポイント
を検出したときにシミュレーションを停止して逆トレー
スを行い、前記被測定回路中の不良箇所を検出するシミ
ュレータにおいて、 前記ブレークポイントを前記２値信号のビ ットパターンの所定回数の変化で設定するブレークポイ
ント設定手段と、 シミュレート時の前記ビットパターンの変 化を検出する変化検出手段と、 設定されたブレークポイントのビットパタ ーンの変化を記憶する記憶手段と、 前記変化検出手段がビットパターンの変化 を検出する都度、検出されたビットパターンと、前記記
憶手段に記憶されたビットパターンとを比較する比較手
段と、 該比較手段の比較結果が前記所定回数一致 したとき、前記ブレークポイントを検出する手段と を備えることを特徴とするシミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300531A JPH03158972A (ja) | 1989-11-16 | 1989-11-16 | シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300531A JPH03158972A (ja) | 1989-11-16 | 1989-11-16 | シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03158972A true JPH03158972A (ja) | 1991-07-08 |
Family
ID=17885942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1300531A Pending JPH03158972A (ja) | 1989-11-16 | 1989-11-16 | シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03158972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05274385A (ja) * | 1992-03-25 | 1993-10-22 | Hitachi Ltd | 論理検証環境制御装置 |
| JPH0736732A (ja) * | 1993-06-29 | 1995-02-07 | Nec Corp | 論理シミュレータ |
-
1989
- 1989-11-16 JP JP1300531A patent/JPH03158972A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05274385A (ja) * | 1992-03-25 | 1993-10-22 | Hitachi Ltd | 論理検証環境制御装置 |
| JPH0736732A (ja) * | 1993-06-29 | 1995-02-07 | Nec Corp | 論理シミュレータ |
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