JPH02214097A - シングルエンデッドセンス増幅器 - Google Patents
シングルエンデッドセンス増幅器Info
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- JPH02214097A JPH02214097A JP1301797A JP30179789A JPH02214097A JP H02214097 A JPH02214097 A JP H02214097A JP 1301797 A JP1301797 A JP 1301797A JP 30179789 A JP30179789 A JP 30179789A JP H02214097 A JPH02214097 A JP H02214097A
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- electrode coupled
- coupled
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- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
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- 230000004048 modification Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一般的にはメモリ或いはマイクロプロセッサ用
センス回路（ｓｅｎｓｉｎｇ ｃｉｒｃｕｉｔ）に関
し、より具体的には単一端子センス増幅器（ｓｉｎｇｌ
ｅ−ｅｎｄｅｄ ｓｅｎｓｅａｍｐｌｉｆｉｅｒｓ）
に関する。
センス回路（ｓｅｎｓｉｎｇ ｃｉｒｃｕｉｔ）に関
し、より具体的には単一端子センス増幅器（ｓｉｎｇｌ
ｅ−ｅｎｄｅｄ ｓｅｎｓｅａｍｐｌｉｆｉｅｒｓ）
に関する。
単一端子出力センス増幅器（ｓｉｎｇｌｅ−ｅｎｄｅｄ
ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒｓ）はメモリセ
ルの論理状態を読み出す（センスする）ためにメモリ及
びマイクロプロセッサ回路において広範囲に適用されて
いる。従来のメモリ回路においては、複数のメモリセル
は行及び列からなるアレイとして構成されており、１つ
のメモリセル内においてトランジスタが存在するかしな
いかによってそれぞれ゛のメモリセルの位置における蓄
積される２値情報を表現している。読み出されるべきメ
モリセルの列に接続されるセンスアンプ（増幅器）はメ
モリが導通状態にあるか非導通状態にあるかを検出する
。もしも列内にある選択されたメモリセルが導通状態に
あるならば、センス増幅器は論理“０”を検出し、そし
て逆に、メモリセルが非導通状態にあるならばセンス増
幅器は論理“１”を検出する。
ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒｓ）はメモリセ
ルの論理状態を読み出す（センスする）ためにメモリ及
びマイクロプロセッサ回路において広範囲に適用されて
いる。従来のメモリ回路においては、複数のメモリセル
は行及び列からなるアレイとして構成されており、１つ
のメモリセル内においてトランジスタが存在するかしな
いかによってそれぞれ゛のメモリセルの位置における蓄
積される２値情報を表現している。読み出されるべきメ
モリセルの列に接続されるセンスアンプ（増幅器）はメ
モリが導通状態にあるか非導通状態にあるかを検出する
。もしも列内にある選択されたメモリセルが導通状態に
あるならば、センス増幅器は論理“０”を検出し、そし
て逆に、メモリセルが非導通状態にあるならばセンス増
幅器は論理“１”を検出する。
演算動作情報の蓄積用オンチップＲＯＭを利用する高性
能マイクロプロセッサはデータの高速検知（センシング
）用の高速動作センス増幅器を利用している。数多くの
場合において、これらの高性能マイクロプロセッサの設
計においては数多くの出力ライン、をもつオンチップＲ
ＯＭを利用している。これらのマイクロプロセッサの周
辺環境においては（このようなマイクロプロセッサを使
用する状況においては）高速検知が特に望ましいが、チ
ップ領域を有効に利用すること及び消費電力を低減化す
ることもまたセンス増幅器に対して設計目標とすべきも
ので充分ありうることである。マイクロプロセッサ回路
において適用されるべく設計されたいくつかの（センス
）増幅器はデータの高速検出のために二端子出力（ｄｏ
ｕｂｌｅ−ｅｎ ｄ ｅ ｄ）の差動増幅器を利用して
いる。これらの二端子出力センス増幅器は典型的には単
一端子出力センス増幅器よりも数多くのデバイスを必要
としており、結果として必要とされるチップ領域はより
大きなものとなっている。さらに加えて、二端子出力セ
ンス増幅器は一般的には、それらの動作に対してより多
くの直流（ＤＣ）電流を必要としている。結局、二端子
出力センス増幅器は高性能マイクロプロセッサ回路にお
いて適用されるにはしばしば実行不可能な（ｉｎｆｅａ
ｓｉｂｌｅ）ものとなっている。
能マイクロプロセッサはデータの高速検知（センシング
）用の高速動作センス増幅器を利用している。数多くの
場合において、これらの高性能マイクロプロセッサの設
計においては数多くの出力ライン、をもつオンチップＲ
ＯＭを利用している。これらのマイクロプロセッサの周
辺環境においては（このようなマイクロプロセッサを使
用する状況においては）高速検知が特に望ましいが、チ
ップ領域を有効に利用すること及び消費電力を低減化す
ることもまたセンス増幅器に対して設計目標とすべきも
ので充分ありうることである。マイクロプロセッサ回路
において適用されるべく設計されたいくつかの（センス
）増幅器はデータの高速検出のために二端子出力（ｄｏ
ｕｂｌｅ−ｅｎ ｄ ｅ ｄ）の差動増幅器を利用して
いる。これらの二端子出力センス増幅器は典型的には単
一端子出力センス増幅器よりも数多くのデバイスを必要
としており、結果として必要とされるチップ領域はより
大きなものとなっている。さらに加えて、二端子出力セ
ンス増幅器は一般的には、それらの動作に対してより多
くの直流（ＤＣ）電流を必要としている。結局、二端子
出力センス増幅器は高性能マイクロプロセッサ回路にお
いて適用されるにはしばしば実行不可能な（ｉｎｆｅａ
ｓｉｂｌｅ）ものとなっている。
単一端子出力センス増幅器を実現することは、典型的に
はより少ないチップ領域しか必要とせず、従って、これ
らの増幅器は一般的にはオンチップメモリを具えるマイ
クロプロセッサ回路において用いられることがより適切
である。先行技術においては、その動作に対してプリチ
ャージ／ディスチャージ（充放電）回路を必要とする単
一端子出力センス増幅器が存在している。プリチャージ
／ディスチャージ方式はかなりの量の電力を消費し、し
かも、考えられるところでは、マイクロプロセッサ回路
の性能を低下させていることがありうる。
はより少ないチップ領域しか必要とせず、従って、これ
らの増幅器は一般的にはオンチップメモリを具えるマイ
クロプロセッサ回路において用いられることがより適切
である。先行技術においては、その動作に対してプリチ
ャージ／ディスチャージ（充放電）回路を必要とする単
一端子出力センス増幅器が存在している。プリチャージ
／ディスチャージ方式はかなりの量の電力を消費し、し
かも、考えられるところでは、マイクロプロセッサ回路
の性能を低下させていることがありうる。
さらに、これらのセンス増幅器の設計においてはデプレ
ッション型デバイスを必要としており、その製造上付加
的な追加のプロセスステップを必要とする。
ッション型デバイスを必要としており、その製造上付加
的な追加のプロセスステップを必要とする。
本発明の目的の１つは改善されたセンス増幅器を提供す
ることである。
ることである。
本発明の別の目的の１つは改善されたセルフバイアス（
ｓｅｌｆ−ｂｉａｓｔｎｇ）高速センス増幅器を提供す
ることである。
ｓｅｌｆ−ｂｉａｓｔｎｇ）高速センス増幅器を提供す
ることである。
本発明のさらに別の目的の１つはその動作に対してデプ
レッション型デバイスを必要としない改善された単一端
子出力センス増幅器を提供することである。
レッション型デバイスを必要としない改善された単一端
子出力センス増幅器を提供することである。
本発明のこれらのそして他の目的は以下の機能要素を具
備するメモリ回路において達成されている。即ち、複数
のメモリセル及び選択された１つのメモリセルの１つの
出力をセンス（検出）ノードへ結合するデコーダ、及び
前記出力の論理状態をセンス（検出）するセンス増幅器
（アンプ）から構成されるメモリ回路である。ここでセ
ンス増幅器は、センスノードを電源供給端子ヘプリチャ
ージするブリチャージャーと、センスノードで論理状態
を検出するバッファとから構成されており、しかもセン
スノードにおける論理状態に対応する出力信号と、第２
の論理状態にあるプリチャージ信号へ応答してセンスノ
ードを第２の電源供給端子へ結合させるインピーダンス
を具備するチャージャーと、チャージャー及び出力信号
に応答してチャージャー上のインピーダンスを調整する
バッファへ結合されたバイアス回路とを提供している。
備するメモリ回路において達成されている。即ち、複数
のメモリセル及び選択された１つのメモリセルの１つの
出力をセンス（検出）ノードへ結合するデコーダ、及び
前記出力の論理状態をセンス（検出）するセンス増幅器
（アンプ）から構成されるメモリ回路である。ここでセ
ンス増幅器は、センスノードを電源供給端子ヘプリチャ
ージするブリチャージャーと、センスノードで論理状態
を検出するバッファとから構成されており、しかもセン
スノードにおける論理状態に対応する出力信号と、第２
の論理状態にあるプリチャージ信号へ応答してセンスノ
ードを第２の電源供給端子へ結合させるインピーダンス
を具備するチャージャーと、チャージャー及び出力信号
に応答してチャージャー上のインピーダンスを調整する
バッファへ結合されたバイアス回路とを提供している。
第１図において図示されているのは、本発明の望ましい
実施例に従う単一端子出力センス増幅器であって、−船
釣にはプリチャージ部分１１と、検出（センシング）部
分１３とから構成されている。プリチャージ部分１１は
ｎチャネルトランジスタ１２．１６及び２２、ｎチャネ
ルトランジスタ１４．１８及び２０から構成されている
。検出（センシング）部分１３はインバータ２４及び２
６から構成されている。インバータ２４はｎチャネルト
ランジスタ１９及びｎチャネルトランジスタ２１から構
成されている。インバータ２６はｎチャネルトランジス
タ２３及びｎチャネルトランジスタ２５か、ら構成され
ている。
実施例に従う単一端子出力センス増幅器であって、−船
釣にはプリチャージ部分１１と、検出（センシング）部
分１３とから構成されている。プリチャージ部分１１は
ｎチャネルトランジスタ１２．１６及び２２、ｎチャネ
ルトランジスタ１４．１８及び２０から構成されている
。検出（センシング）部分１３はインバータ２４及び２
６から構成されている。インバータ２４はｎチャネルト
ランジスタ１９及びｎチャネルトランジスタ２１から構
成されている。インバータ２６はｎチャネルトランジス
タ２３及びｎチャネルトランジスタ２５か、ら構成され
ている。
トランジスタ１２は正の電源供給端子ｖＤＤへ結合され
たソース、ノード４２へ結合されたドレイン及び入力セ
ンスアンプイネーブル信号（ＳＡＥ）を受信するゲート
を具備している。トランジスタ１４はトランジスタ１２
のドレインへ結合されたソース、ノード４４へ結合され
たゲート、及びドレインを具備している。トランジスタ
１６はトランジスタ１２のドレインへ結合されたソース
、ノード４４へ結合、されたゲート及びインバータ２４
の１つの入力であるノード４６へ結合されたドレインを
具備している。トランジスタ１８はトランジスタ１４の
ドレインへ結合されたドレイン、入力信号＊ＳＡＥ （
センスアンプイネーブル）を受信するゲート及び接地へ
結合されたソースを具備している。トランジスタ１９は
ＶＯＯへ結合されたソース、ノード４６へ結合されたゲ
ート、及びドレインを具備している。トランジスタ２１
は接地へ結合されたソース、ノード４６へ結合されたゲ
ート及びインバータ２４の出力を与えるためのトランジ
スタ１９のドレインへ結合されたドレインを具備してい
る。トランジスタ２０はノード４４へ結合されたドレイ
ン、Ｖｏｏへ結合されたゲート及び接地へ結合されたソ
ースを具備している。
たソース、ノード４２へ結合されたドレイン及び入力セ
ンスアンプイネーブル信号（ＳＡＥ）を受信するゲート
を具備している。トランジスタ１４はトランジスタ１２
のドレインへ結合されたソース、ノード４４へ結合され
たゲート、及びドレインを具備している。トランジスタ
１６はトランジスタ１２のドレインへ結合されたソース
、ノード４４へ結合、されたゲート及びインバータ２４
の１つの入力であるノード４６へ結合されたドレインを
具備している。トランジスタ１８はトランジスタ１４の
ドレインへ結合されたドレイン、入力信号＊ＳＡＥ （
センスアンプイネーブル）を受信するゲート及び接地へ
結合されたソースを具備している。トランジスタ１９は
ＶＯＯへ結合されたソース、ノード４６へ結合されたゲ
ート、及びドレインを具備している。トランジスタ２１
は接地へ結合されたソース、ノード４６へ結合されたゲ
ート及びインバータ２４の出力を与えるためのトランジ
スタ１９のドレインへ結合されたドレインを具備してい
る。トランジスタ２０はノード４４へ結合されたドレイ
ン、Ｖｏｏへ結合されたゲート及び接地へ結合されたソ
ースを具備している。
トランジスタ２２はノード４４へ結合されたドレイン、
ソース及びゲートを具備している。トランジスタ２３は
ＶＤＤへ結合されたソース、ノード４８へ結合されたゲ
ート、及びドレインを具備している。トランジスタ２５
は接地へ結合されたソース、ノード４８へ結合されたゲ
ート及びインバータ２６の出力を与えるためのトランジ
スタ２３のドレインへ結合されたドレインを具備してい
る。
ソース及びゲートを具備している。トランジスタ２３は
ＶＤＤへ結合されたソース、ノード４８へ結合されたゲ
ート、及びドレインを具備している。トランジスタ２５
は接地へ結合されたソース、ノード４８へ結合されたゲ
ート及びインバータ２６の出力を与えるためのトランジ
スタ２３のドレインへ結合されたドレインを具備してい
る。
センス増幅器ＩＯは読み出し専用メモリ（ＲＯＭ）アレ
イからのデータをセンスするために設計されている。典
型的なＲＯＭセルにおいては、トランジスタの存否が蓄
積されるビット（２値情報）を表しているが、センス増
幅器は、メモリセルが導通状態にあるか或いは非導通状
態にあるかを検出するためにメモリセルの列（ｃ ｏ
ｌ ｕｍｎ）に結合されている。メモリセルが非導通状
態にある場合には、センス増幅器は論理“ｌ”を検出す
るであろう。そして、メモリセルが導通状態にある場合
には、センス増幅器は論理“Ｏ”を検出するであろう。
イからのデータをセンスするために設計されている。典
型的なＲＯＭセルにおいては、トランジスタの存否が蓄
積されるビット（２値情報）を表しているが、センス増
幅器は、メモリセルが導通状態にあるか或いは非導通状
態にあるかを検出するためにメモリセルの列（ｃ ｏ
ｌ ｕｍｎ）に結合されている。メモリセルが非導通状
態にある場合には、センス増幅器は論理“ｌ”を検出す
るであろう。そして、メモリセルが導通状態にある場合
には、センス増幅器は論理“Ｏ”を検出するであろう。
従って、トランジスタが存在しないということは論理′
１”を表現し、かつトランジスタが存在するということ
は論理“０”を表現している。本発明において、チャー
ジノード４６はセンス増幅器１０の１つの入力である。
１”を表現し、かつトランジスタが存在するということ
は論理“０”を表現している。本発明において、チャー
ジノード４６はセンス増幅器１０の１つの入力である。
プリチャージフェーズ（ｐｒｅ−ｃｈａｒｇｅ ｐｈ
ａｓｅ）の期間中に、＊ＳＡＥは論理“ｈｉｇｈ”であ
り、従って、トランジスタ１２は非導通であって、トラ
ンジスタ１８は導通状態となる。インバータ２４への１
つの入力としてのノード４６は従ってトランジスタ１８
によって接地へ放電される。
ａｓｅ）の期間中に、＊ＳＡＥは論理“ｈｉｇｈ”であ
り、従って、トランジスタ１２は非導通であって、トラ
ンジスタ１８は導通状態となる。インバータ２４への１
つの入力としてのノード４６は従ってトランジスタ１８
によって接地へ放電される。
インバータ２４は基本的にＶａｎの１つの出力を与え、
従って、ノード４８における電圧レベルは基本・的には
接地電位である１つの出力を与え、従って、ノード５０
における電圧レベルは論理’ｌ。
従って、ノード４８における電圧レベルは基本・的には
接地電位である１つの出力を与え、従って、ノード５０
における電圧レベルは論理’ｌ。
Ｗ”である。結局、ｐチャネルフィードバックトランジ
スタ２２は導通状態となる。フィードバックトランジス
タ２２はインバータ２４の論理“ｈｉｇｈ’出力をノー
ド４８において、ノード４４へ結合する。ノード４４に
おける電圧（Ｖ４４）はＶＤＤと接地電位との間におけ
る電圧である。トランジスタ２０．２２及びインバータ
２４のｎチャネルトランジスタ１９の相対的な利得を選
択することによって、電圧Ｖ４４はＶＤＤと接地電位と
の間の選定された値に設定することができる。プリチャ
ージ期間中に、ノード４６における最適な電圧（Ｖ’ｓ
）は、ｎチャネルトランジスタ１４の導電率が相対的に
高くかつｐチャネルトランジスタ１６の導電率が相対的
に低い場合に達成される。最適条件は、ｎチャネルトラ
ンジスタ２０の閾値電圧（Ｖ、、）がｎチャネルトラン
ジスタ２２の閾値電圧（Ｖ、、）に等しい時に達成され
る。従って、ノード４４における電圧はトランジスタ１
９及び２０の分割によってｌ Ｖｎｏ ｖ、、ｌに設
定されている。上記の条件のもとで、トランジスタ１４
は強く導電率が高くなり（ｈｉｇｈｌｙ ｃｏｎｄｕ
ｃｔｉｖｅ）、一方、トランジスタ１６はわずかに導電
性となる（ｓｌｉｇｈｔｌｙ ｃｏｎｄｕｃｔｉｖｅ
） 。
スタ２２は導通状態となる。フィードバックトランジス
タ２２はインバータ２４の論理“ｈｉｇｈ’出力をノー
ド４８において、ノード４４へ結合する。ノード４４に
おける電圧（Ｖ４４）はＶＤＤと接地電位との間におけ
る電圧である。トランジスタ２０．２２及びインバータ
２４のｎチャネルトランジスタ１９の相対的な利得を選
択することによって、電圧Ｖ４４はＶＤＤと接地電位と
の間の選定された値に設定することができる。プリチャ
ージ期間中に、ノード４６における最適な電圧（Ｖ’ｓ
）は、ｎチャネルトランジスタ１４の導電率が相対的に
高くかつｐチャネルトランジスタ１６の導電率が相対的
に低い場合に達成される。最適条件は、ｎチャネルトラ
ンジスタ２０の閾値電圧（Ｖ、、）がｎチャネルトラン
ジスタ２２の閾値電圧（Ｖ、、）に等しい時に達成され
る。従って、ノード４４における電圧はトランジスタ１
９及び２０の分割によってｌ Ｖｎｏ ｖ、、ｌに設
定されている。上記の条件のもとで、トランジスタ１４
は強く導電率が高くなり（ｈｉｇｈｌｙ ｃｏｎｄｕ
ｃｔｉｖｅ）、一方、トランジスタ１６はわずかに導電
性となる（ｓｌｉｇｈｔｌｙ ｃｏｎｄｕｃｔｉｖｅ
） 。
アドレスされたメモリセルの行及び列選択が完了した後
、信号＊ＳＡＥは論理’ｌｏｗ“ヘスイッチする。ノー
ド４４における相対的に高い電圧Ｖ４４はトランジスタ
１４に作用してノード４６を充電するだけの実質的な電
流量を急速に供給するように動作させる。トランジスタ
１４はインバータ２４のスイッチ点（ｓｗｉｔｃｈ
ｐｏｉｎｔ）よりもわずかに低い電圧ヘノード４６を充
電する。ノード４６上において付加的な追加のプルダウ
ン（ｐｕ １１ ｄｏｗｎ）が存在するかどうかに依
存して、ノード４６における電圧は低い状態を維持する
か或いはインバータ２４のスイッチ点以上に増加するか
のいずれかであろう。ＲＯＭセルが非導通にプログラム
されている場合には、選択されたメモリセル内にトラン
ジスタが存在しないため、パーストランジスタ２８を通
して電流が流れるということはなく、従って、ノード４
６における電圧はインバータ２４のスイッチ点に近づく
であろう。−度、インバータ２４がスイッチすれば、ノ
ード４８において低電圧レベルである１つの出力を与え
るであろう。インバータ２４とインバータ２６との間の
時間遅延によって、ノード５０における電圧レベルはノ
ード４８が論理“ｌＯＷ”にスイッチングしている短時
間の間、論理“ｌｏｗ”を維持し、従って、トランジス
タ２２はまたこの短い遅延時間の間オン状態を維持して
いる。結局、トランジスタ２２は低電圧をノード４８か
らノード４４へ通過（パース）させ、それによってトラ
ンジスタ１４を導通しないように、かつトランジスタＩ
６をより導通しやすいようにしている。従って、トラン
ジスタ１６はノード４６へ電流を供給し、ノード４６に
おける電圧をＶＤｏに近づけている。一方、同時に、イ
ンバータ２６はノード４８において低レベル電圧をスイ
ッチし、ノード５０において高電圧レベルにある１つの
出力を供給している。ノード５０における高電圧によっ
て、トランジスタ２２は導通しないようになる。トラン
ジスタ１６がより多くの電流を供給するにつれて、ノー
ド４６における電圧は連続的に上昇しつづけるであろう
。そして今度は、インバータ２４をスイッチさせるよう
に作用するであろう。それによって、ノード４８におい
て低レベル電圧を発生し、ノード５０において高レベル
電圧を発生するであろう。このプロセスはノード４６に
おける電圧が本質的にｖＤｎで、一方ノード４４におけ
る電圧が本質的に接地電位になるまで継続するであろう
。−度、ノード４６における電圧が本質的にＶＯＯとな
ったならば、インバータ２４はスイッチして、ノード４
８において低レベル電圧出力を発生させるであろう。同
様にして、インバータ２６は低レベル電圧をスイッチし
て、それによってノード５０に作用して、センス増幅器
１０の出力を論理“１”状態の検出を表示する高（ｈｉ
ｇｈ）レベル電圧（本質的にＶＤＤ）に動作させている
。
、信号＊ＳＡＥは論理’ｌｏｗ“ヘスイッチする。ノー
ド４４における相対的に高い電圧Ｖ４４はトランジスタ
１４に作用してノード４６を充電するだけの実質的な電
流量を急速に供給するように動作させる。トランジスタ
１４はインバータ２４のスイッチ点（ｓｗｉｔｃｈ
ｐｏｉｎｔ）よりもわずかに低い電圧ヘノード４６を充
電する。ノード４６上において付加的な追加のプルダウ
ン（ｐｕ １１ ｄｏｗｎ）が存在するかどうかに依
存して、ノード４６における電圧は低い状態を維持する
か或いはインバータ２４のスイッチ点以上に増加するか
のいずれかであろう。ＲＯＭセルが非導通にプログラム
されている場合には、選択されたメモリセル内にトラン
ジスタが存在しないため、パーストランジスタ２８を通
して電流が流れるということはなく、従って、ノード４
６における電圧はインバータ２４のスイッチ点に近づく
であろう。−度、インバータ２４がスイッチすれば、ノ
ード４８において低電圧レベルである１つの出力を与え
るであろう。インバータ２４とインバータ２６との間の
時間遅延によって、ノード５０における電圧レベルはノ
ード４８が論理“ｌＯＷ”にスイッチングしている短時
間の間、論理“ｌｏｗ”を維持し、従って、トランジス
タ２２はまたこの短い遅延時間の間オン状態を維持して
いる。結局、トランジスタ２２は低電圧をノード４８か
らノード４４へ通過（パース）させ、それによってトラ
ンジスタ１４を導通しないように、かつトランジスタＩ
６をより導通しやすいようにしている。従って、トラン
ジスタ１６はノード４６へ電流を供給し、ノード４６に
おける電圧をＶＤｏに近づけている。一方、同時に、イ
ンバータ２６はノード４８において低レベル電圧をスイ
ッチし、ノード５０において高電圧レベルにある１つの
出力を供給している。ノード５０における高電圧によっ
て、トランジスタ２２は導通しないようになる。トラン
ジスタ１６がより多くの電流を供給するにつれて、ノー
ド４６における電圧は連続的に上昇しつづけるであろう
。そして今度は、インバータ２４をスイッチさせるよう
に作用するであろう。それによって、ノード４８におい
て低レベル電圧を発生し、ノード５０において高レベル
電圧を発生するであろう。このプロセスはノード４６に
おける電圧が本質的にｖＤｎで、一方ノード４４におけ
る電圧が本質的に接地電位になるまで継続するであろう
。−度、ノード４６における電圧が本質的にＶＯＯとな
ったならば、インバータ２４はスイッチして、ノード４
８において低レベル電圧出力を発生させるであろう。同
様にして、インバータ２６は低レベル電圧をスイッチし
て、それによってノード５０に作用して、センス増幅器
１０の出力を論理“１”状態の検出を表示する高（ｈｉ
ｇｈ）レベル電圧（本質的にＶＤＤ）に動作させている
。
例えば、第１図におけるトランジスタ３０のような選択
されたＲＯＭセルが導通状態にプログラムされる場合に
は、パーストランジスタ２８及びメモリセルにおけるト
ランジスタ３０を通して流れる電流導通によって、ノー
ド４６は接地電位に放電されるであろう。−度、ノード
４６の電圧レベルが充分に低くなる場合には、インバー
タ２４はスイッチし、ノード４８において高レベル電圧
出力を発生するであろう。同様にして、インバータ２６
は高レベル電圧をスイッチし、ノード５０に作用してセ
ンス増幅器１０の出力を論理“０”状態の検出を表示す
る低レベル電圧（本質的に接地電位）に動作させるであ
ろう。
されたＲＯＭセルが導通状態にプログラムされる場合に
は、パーストランジスタ２８及びメモリセルにおけるト
ランジスタ３０を通して流れる電流導通によって、ノー
ド４６は接地電位に放電されるであろう。−度、ノード
４６の電圧レベルが充分に低くなる場合には、インバー
タ２４はスイッチし、ノード４８において高レベル電圧
出力を発生するであろう。同様にして、インバータ２６
は高レベル電圧をスイッチし、ノード５０に作用してセ
ンス増幅器１０の出力を論理“０”状態の検出を表示す
る低レベル電圧（本質的に接地電位）に動作させるであ
ろう。
トランジスタ１４．１６．２０、及び２２のサイズ比（
ｓｉｚｅ ｒａｔｉｏｓ）を選択することによって、
一方、ＲＯＭ負荷及びノード５０上における出力負荷を
考慮して、インバータ２４及び２６のサイズ及び各々の
スイッチ点が決定される。さらに、ノード４４における
電圧は調整可能であり、トランジスタ１４のゲート・ソ
ース電圧（Ｖ 、、）の制御を容易にしている。トラン
ジスタ１４はセンス増幅器１０の動作にとって重要であ
る。なぜならば、最初の内は、トランジスタ１４は、ノ
ード４６へ電流を供給する唯一のデバイスであるからで
ある。もしもトランジスタ１４が充分なる電流を供給し
ない場合には、ノード４６における電圧はゆっくりと増
加し、従って、メモリセルのよりゆっくりした検出動作
を引き起こすであろう。結果として、トランジスタ１４
上のゲート制御は検出速度の最適化に対して本質的であ
る。
ｓｉｚｅ ｒａｔｉｏｓ）を選択することによって、
一方、ＲＯＭ負荷及びノード５０上における出力負荷を
考慮して、インバータ２４及び２６のサイズ及び各々の
スイッチ点が決定される。さらに、ノード４４における
電圧は調整可能であり、トランジスタ１４のゲート・ソ
ース電圧（Ｖ 、、）の制御を容易にしている。トラン
ジスタ１４はセンス増幅器１０の動作にとって重要であ
る。なぜならば、最初の内は、トランジスタ１４は、ノ
ード４６へ電流を供給する唯一のデバイスであるからで
ある。もしもトランジスタ１４が充分なる電流を供給し
ない場合には、ノード４６における電圧はゆっくりと増
加し、従って、メモリセルのよりゆっくりした検出動作
を引き起こすであろう。結果として、トランジスタ１４
上のゲート制御は検出速度の最適化に対して本質的であ
る。
本発明は望ましい実施例の形式にて記載されて来たが、
当業技術者には記述された発明が数々の方向に変更可能
であり、かつ上記に特定して設定されかつ記述された実
施例以外の数多くの実施例を仮定してもよいということ
は明白な事実であろう。従って、添付された特許請求の
範囲によって、本発明のすべての変更・改良が本発明の
精神と展望の範囲内に入り込むように、網羅することが
意図されている。
当業技術者には記述された発明が数々の方向に変更可能
であり、かつ上記に特定して設定されかつ記述された実
施例以外の数多くの実施例を仮定してもよいということ
は明白な事実であろう。従って、添付された特許請求の
範囲によって、本発明のすべての変更・改良が本発明の
精神と展望の範囲内に入り込むように、網羅することが
意図されている。
ｌＯ・・・センス増幅器（アンプ）、１１・・・プリチ
ャージ部分、１２．１６．１９．２２．２３・・・ｎチ
ャネルトランジスタ、１３・・・センス部分、１４．１
８．２０．２１，２５・・・ｎチャネルトランジスタ、
２４．２６・・・インバータ、２８・・・パーストラン
ジスタ、３０・・・トランジスタ、４０．４２．４４．
４８．５０・・・ノード、４６・・・チャージノード特
許出願人 モトローラ・インコーポレーテッド代理人
弁理士 玉 蟲 久 五 部
ャージ部分、１２．１６．１９．２２．２３・・・ｎチ
ャネルトランジスタ、１３・・・センス部分、１４．１
８．２０．２１，２５・・・ｎチャネルトランジスタ、
２４．２６・・・インバータ、２８・・・パーストラン
ジスタ、３０・・・トランジスタ、４０．４２．４４．
４８．５０・・・ノード、４６・・・チャージノード特
許出願人 モトローラ・インコーポレーテッド代理人
弁理士 玉 蟲 久 五 部
第１図は本発明の望ましい実施例による単一端子出力（
ｓ ｉｎｇｌｅ−ｅｎｄｅｄ）センス増幅器の回路図で
ある。
ｓ ｉｎｇｌｅ−ｅｎｄｅｄ）センス増幅器の回路図で
ある。
Claims (7)
- （１）複数のメモリセルと選択されたメモリセルの一つ
の出力をセンスノードへ結合するデコーダ手段とを具備
するメモリ回路において、 前記出力の論理状態を検出するセンス増幅器は、 第１の論理状態にあるプリチャージ信号に応答して電源
供給端子へセンスノードをプリチャージするプリチャー
ジ手段と、 前記センスノードにおいて論理状態を検出し、かつ前記
センスノードにおいて論理状態に対応する１つの出力信
号を供給するバッファ手段と、第２の論理状態にある前
記プリチャージ信号に応答して前記センスノードを第２
の電源供給端子へ結合する１つのインピーダンスを具備
するチャージ手段と、 前記チャージ手段に結合されかつ前記出力信号に応答し
て前記チャージ手段のインピーダンスを調整する前記バ
ッファ手段に結合されたバイアス手段と、から構成され
ることを特徴とするセンス増幅器。 - （２）センス増幅器は、 １つの入力信号を受信する第１のノードに結合された制
御電極と第１の電源端子に接続された第１の電流電極と
、第２のノードに接続された第２の電流電極とを具備す
る第１のトランジスタと、 第３のノードに結合された制御電極と、第１のトランジ
スタの第２の電流電極へ接続された 第１の電流電極と
、第２の電流電極とを具備する第２のトランジスタと、 第３のノードに結合された制御電極と、第１のトランジ
スタの第２の電流電極に結合された第１の電流電極と、
第４のノードに結合された第２の電流電極とを具備する
第３のトランジスタと、 第１の入力信号を受信する第１のノードに結合された制
御電極と、第２のトランジスタの第２の電流電極に結合
された第１の電流電極と、第２の電源供給端子に結合さ
れた第３の電流電極とを具備する第４のトランジスタと
、 第１の電源供給端子に結合された制御電極と、第２の電
源端子に結合された第１の電流電極と、第３のトランジ
スタの制御電極に結合された第２の電流電極とを具備す
る第５のトランジスタと、 第５のノードに結合された制御電極と、第３のノードに
結合された第１の電流電極と、第２の電流電極とを具備
する第６のトランジスタと、第５のノードに結合された
制御電極と、第１の電源端子に結合された第１の電流電
極と、第２の電流電極とを具備する第７のトランジスタ
と、 第４のノードに結合された制御電極と、第７のトランジ
スタの第２の電流電極に結合された第１の電流電極と、
第２の電源供給端子に結合された第３の電流電極とを具
備する第８のトランジスタと、 第６のトランジスタの第２の電流電極に結合された制御
電極と、第１の電源供給端子に結合された第１の電流電
極と第２の電流電極とを具備する第９のトランジスタと
、 第９のトランジスタの制御電極に結合された制御電極と
、第９のトランジスタの第２の電流電極に結合された第
１の電流電極と、第２の電源供給端子に結合された第２
の電流電極とを具備する第１０のトランジスタと、から
構成されることを特徴とするセンス増幅器。 - （３）活動化（ｅｎａｂｌｉｎｇ）手段は、１つの入力
信号を受信する第１のノードに結合された制御電極と、
第１の電源供給端子に結合された第１の電流電極と、第
２のノードに結合された第２の電流電極とを具備する第
１のトランジスタから構成されることを特徴とする前記
請求項１記載のセンス増幅器。 - （４）チャージ手段は、第３のノードに結合された制御
電極と、第１のトランジスタの第２の電流電極に結合さ
れた第１の電流電極と、第２の電流電極とを具備する第
２のトランジスタと、第３のノードに結合された制御電
極と、第１のトランジスタの第２の電流電極に結合され
た第１の電流電極と第４のノードに結合された第２の電
流電極とを具備する第３のトランジスタとを含むことを
特徴とする前記請求項３記載のセンス増幅器。 - （５）プリチャージ手段は第１の入力信号を受信する第
１のノードに結合された制御電極と、第２のトランジス
タの第２の電流電極に結合された第１の電流電極と、第
２の電源供給端子に結合された第３の電流電極とを含む
ことを特徴とする前記請求項４記載のセンス増幅器。 - （６）バイアス手段は、 第１の電源供給端子に結合される制御電極と、第２の電
源供給端子に結合される第１の電流電極と、第３のトラ
ンジスタの制御電極に結合される第２の電流電極を具備
する第５のトランジスタと、 第５のノードに結合される制御電極と、第３のノードに
結合される第１の電流電極と、第２の電流電極とを具備
する第６のトランジスタとから構成されることを特徴と
する前記請求項５記載のセンス増幅器。 - （７）バッファ手段は、 第４のノードに結合された制御電極と、第１の電源供給
端子に結合された第１の電流電極と、第２の電流電極と
を具備する第７のトランジスタと、 第４のノードに結合された制御電極と、第７のトランジ
スタの第２の電流電極に結合された第１の電流電極と、
第２の電源供給端子に結合された第３の電流電極とを具
備する第８のトランジスタと、 第６のトランジスタの第２の電流電極に結合された制御
電極と、第１の電源供給端子に結合された第１の電流電
極と、第２の電流電極を具備する第９のトランジスタと
、 第９のトランジスタの制御電極に結合され、第９のトラ
ンジスタの第２の電流電極に結合された第１の電流電極
と、第２の電源供給端子に結合された第２の電流電極と
を具備する第１０のトランジスタとから構成されること
を特徴とする前記請求項６記載のセンス増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/280,095 US4982363A (en) | 1988-12-05 | 1988-12-05 | Sensing structure for single ended input |
| US280,095 | 1988-12-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02214097A true JPH02214097A (ja) | 1990-08-27 |
| JP2816727B2 JP2816727B2 (ja) | 1998-10-27 |
Family
ID=23071647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301797A Expired - Lifetime JP2816727B2 (ja) | 1988-12-05 | 1989-11-20 | シングルエンデッドセンス増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4982363A (ja) |
| JP (1) | JP2816727B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2760851B2 (ja) * | 1989-07-28 | 1998-06-04 | 株式会社リコー | センスアンプ回路 |
| US5189322A (en) * | 1990-03-28 | 1993-02-23 | Advanced Micro Devices, Inc. | Low-power sense amplifier with feedback |
| US5345111A (en) * | 1992-08-19 | 1994-09-06 | Hyundai Electronics America | High-speed current sense amplifier |
| US5418482A (en) * | 1993-10-15 | 1995-05-23 | Advanced Micro Devices, Inc. | High-speed sense amplifier with regulated feedback |
| JP2723015B2 (ja) * | 1993-12-01 | 1998-03-09 | 日本電気株式会社 | 半導体記憶装置 |
| US5495191A (en) * | 1994-03-25 | 1996-02-27 | Sun Microsystems, Inc. | Single ended dynamic sense amplifier |
| US5426385A (en) * | 1994-06-07 | 1995-06-20 | National Science Council | Double positive feedback loop precharge CMOS single-ended sense amplifier |
| US5471188A (en) * | 1994-10-07 | 1995-11-28 | International Business Machines Corporation | Fast comparator circuit |
| US5585747A (en) * | 1994-10-11 | 1996-12-17 | Townsend & Townsend & Crew Llp | High speed low power sense amplifier |
| US5521875A (en) * | 1994-12-30 | 1996-05-28 | Vlsi Technology, Inc. | Dynamic single-ended sense amp improvement with charge share assist |
| JPH08194679A (ja) * | 1995-01-19 | 1996-07-30 | Texas Instr Japan Ltd | ディジタル信号処理方法及び装置並びにメモリセル読出し方法 |
| US6426905B1 (en) * | 2001-02-07 | 2002-07-30 | International Business Machines Corporation | High speed DRAM local bit line sense amplifier |
| US6975550B2 (en) * | 2003-07-24 | 2005-12-13 | Infineon Technologies Ag | Array transistor amplification method and apparatus for dynamic random access memory |
| WO2005106892A1 (en) * | 2004-04-21 | 2005-11-10 | Micron Technology, Inc. | Sense amplifier for a non-volatile memory device |
| ITRM20040199A1 (it) * | 2004-04-21 | 2004-07-21 | Micron Technology Inc | Amplificatore di rilevazione per un dispositivo di memoria non volatile. |
| FR2890483A1 (fr) * | 2005-09-08 | 2007-03-09 | St Microelectronics Sa | Cellule memoire volatile remanente |
| US20110128807A1 (en) * | 2009-12-01 | 2011-06-02 | Freescale Semiconductor, Inc | Memory device and sense circuitry therefor |
| US9583208B2 (en) * | 2015-05-15 | 2017-02-28 | Synopsys, Inc. | Sensing scheme for high speed memory circuits with single ended sensing |
| US10269414B2 (en) * | 2017-05-09 | 2019-04-23 | Arm Ltd. | Bit-line sensing for correlated electron switch elements |
| US11664068B2 (en) | 2021-07-05 | 2023-05-30 | International Business Machines Corporation | Single ended current mode sense amplifier with feedback inverter |
| US12051460B2 (en) * | 2021-09-13 | 2024-07-30 | Micron Technology, Inc. | Apparatuses and methods for single-ended sense amplifiers |
| US12080336B2 (en) | 2022-05-05 | 2024-09-03 | Micron Technology, Inc. | Apparatuses and methods for compensated sense amplifier with cross coupled N-type transistors |
| KR20250026697A (ko) * | 2023-08-17 | 2025-02-25 | 삼성전자주식회사 | 센스 앰프를 포함하는 메모리 장치 및 그것의 데이터 저장 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151396A (ja) * | 1983-02-15 | 1984-08-29 | Sharp Corp | 半導体読み出し専用メモリ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4669063A (en) * | 1982-12-30 | 1987-05-26 | Thomson Components-Mostek Corp. | Sense amplifier for a dynamic RAM |
| US4598389A (en) * | 1984-10-01 | 1986-07-01 | Texas Instruments Incorporated | Single-ended CMOS sense amplifier |
-
1988
- 1988-12-05 US US07/280,095 patent/US4982363A/en not_active Expired - Fee Related
-
1989
- 1989-11-20 JP JP1301797A patent/JP2816727B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151396A (ja) * | 1983-02-15 | 1984-08-29 | Sharp Corp | 半導体読み出し専用メモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2816727B2 (ja) | 1998-10-27 |
| US4982363A (en) | 1991-01-01 |
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