JPH02214166A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH02214166A JPH02214166A JP3357189A JP3357189A JPH02214166A JP H02214166 A JPH02214166 A JP H02214166A JP 3357189 A JP3357189 A JP 3357189A JP 3357189 A JP3357189 A JP 3357189A JP H02214166 A JPH02214166 A JP H02214166A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野１
本発明はＭＯＳトランジスタと導電変調型デバイスに係
り、特に、高速スイッチングと高信頼化のためにゲート
抵抗低減、または、ショットキダイオード形成を行った
半導体装置とその製造方法に関する。 ［従来の技術］ 従来、ＭＯＳトランジスタのゲート抵抗低減のためには
多結晶シリコンをタングステンやモリブデンでポリサイ
ド化した後にゲートのパターンニングを行ったり、ゲー
トのパターンニングを行った後に、チタンを用いたサリ
サイド工程によりソースやドレインと同時にゲートも自
己整合的にポリサイド化する方法（セルファラインドシ
リサイプ−ジョン： ｓｅｌｆ−ａｌｉｇｎｅｄ ５ｉ
ｌｉｃｉｄａｔｉｏｎ）が考案されている。後者の例と
しては、例えばアイ・イー・デイ−・エムテクニカルダ
イジェスト（１９８２年１２月）第７１４頁から第７１
７頁（工Ｅ ＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
、 Ｄｅｃ、 （１９８２） ＰＰ ７１４−７１７）
において論じられている。 一方、ソースとボディを接続させたＭＯＳトランジスタ
のドレイン・ソース間には寄生的にＰＮ接合ダイオード
が存在しており、この寄生ダイオードはＭＯＳトランジ
スタを逆方向動作させて使用する場合などにおいて順バ
イアスされる。しかしこの時、ドレインとボディ間に少
数キャリアの注入が行われ、これがＭＯＳトランジスタ
のターンオフ時間を長くさせたり素子破壊のトリガとし
て働く原因となっている。 従来、この対策としては、少数キャリアのライフタイム
キラーを注入したり、少数キャリアそのものが注入され
ることを防止するために、ショットキダイオードをドレ
イン・ソース間に入れることが考えられており、ショッ
トキダイオードをもちいた例としては、特開昭６２−２
９６４７４号公報において述べられている。 【発明が解決しようとする課題】 従来のゲート抵抗低減のためのポリサイドゲートプロセ
スは、ポリサイドゲート形成後のプロセスが長いため歩
留まり低下の原因となるという問題があった。また、ゲ
ートとソースとドレインを自己整合的にシリサイド化す
る上記従来のシリサイドプロセスではゲートとソースま
たはドレインの短絡が歩留まり低下の原因となりやすい
という問題があった。 一方、ＭＯＳトランジスタのドレイン・ソース間に形成
する少数キャリア注入防止用のショットキダイオードを
ソースパッド直下に形成することに関しては検討がなさ
れていなかった。また、このショットキを安定に形成す
るためシリサイドを用い、さらにこのシリサイドをゲー
トの低抵抗化にも用いることに関しては検討がなされて
いなかった。 本発明の第１の目的はＭＯＳトランジスタのゲート抵抗
低減工程を行うことによる歩留まり低減を防止させた半
導体装置とその製造方法を提供す本発明の第２の目的は
ＭＯＳトランジスタの逆方向動作後のオフ特性向上のた
めに設けるショットキダイオードによるチップ面積の増
加を最小限に抑えた半導体装置を提供することにある。 本発明の第３の目的はゲートの抵抗低減と安定なショッ
トキダイオード製作を同一工程で行うことことが可能な
半導体装置とその製造方法を提供することにある。 ［課題を解決するための手段］ 上記第１の目的を達成するために、主要熱工程終了後に
ゲート側壁の酸化物を除去させないようにゲートの中央
部の上の絶縁層のみを選択的に除去し、そこに金属層ま
たはポリサイド層を形成しゲート抵抗を低減した。 上記第２の目的を達成するために、ＭＯ３Ｉ〜ランジス
タのソースとドレインの間に接続するショットキダイオ
ードをソースパッド直下に形成し。 チップ面積増加を抑えた。 上記第３の目的を達成するために、ショットキダイオー
ドのアノード材料として順方向降下電圧がＰＮ接合ダイ
オードの順方向降下電圧より低くなる金属または合金を
用い、これをゲートの抵抗低減用材料にも用いた。
り、特に、高速スイッチングと高信頼化のためにゲート
抵抗低減、または、ショットキダイオード形成を行った
半導体装置とその製造方法に関する。 ［従来の技術］ 従来、ＭＯＳトランジスタのゲート抵抗低減のためには
多結晶シリコンをタングステンやモリブデンでポリサイ
ド化した後にゲートのパターンニングを行ったり、ゲー
トのパターンニングを行った後に、チタンを用いたサリ
サイド工程によりソースやドレインと同時にゲートも自
己整合的にポリサイド化する方法（セルファラインドシ
リサイプ−ジョン： ｓｅｌｆ−ａｌｉｇｎｅｄ ５ｉ
ｌｉｃｉｄａｔｉｏｎ）が考案されている。後者の例と
しては、例えばアイ・イー・デイ−・エムテクニカルダ
イジェスト（１９８２年１２月）第７１４頁から第７１
７頁（工Ｅ ＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
、 Ｄｅｃ、 （１９８２） ＰＰ ７１４−７１７）
において論じられている。 一方、ソースとボディを接続させたＭＯＳトランジスタ
のドレイン・ソース間には寄生的にＰＮ接合ダイオード
が存在しており、この寄生ダイオードはＭＯＳトランジ
スタを逆方向動作させて使用する場合などにおいて順バ
イアスされる。しかしこの時、ドレインとボディ間に少
数キャリアの注入が行われ、これがＭＯＳトランジスタ
のターンオフ時間を長くさせたり素子破壊のトリガとし
て働く原因となっている。 従来、この対策としては、少数キャリアのライフタイム
キラーを注入したり、少数キャリアそのものが注入され
ることを防止するために、ショットキダイオードをドレ
イン・ソース間に入れることが考えられており、ショッ
トキダイオードをもちいた例としては、特開昭６２−２
９６４７４号公報において述べられている。 【発明が解決しようとする課題】 従来のゲート抵抗低減のためのポリサイドゲートプロセ
スは、ポリサイドゲート形成後のプロセスが長いため歩
留まり低下の原因となるという問題があった。また、ゲ
ートとソースとドレインを自己整合的にシリサイド化す
る上記従来のシリサイドプロセスではゲートとソースま
たはドレインの短絡が歩留まり低下の原因となりやすい
という問題があった。 一方、ＭＯＳトランジスタのドレイン・ソース間に形成
する少数キャリア注入防止用のショットキダイオードを
ソースパッド直下に形成することに関しては検討がなさ
れていなかった。また、このショットキを安定に形成す
るためシリサイドを用い、さらにこのシリサイドをゲー
トの低抵抗化にも用いることに関しては検討がなされて
いなかった。 本発明の第１の目的はＭＯＳトランジスタのゲート抵抗
低減工程を行うことによる歩留まり低減を防止させた半
導体装置とその製造方法を提供す本発明の第２の目的は
ＭＯＳトランジスタの逆方向動作後のオフ特性向上のた
めに設けるショットキダイオードによるチップ面積の増
加を最小限に抑えた半導体装置を提供することにある。 本発明の第３の目的はゲートの抵抗低減と安定なショッ
トキダイオード製作を同一工程で行うことことが可能な
半導体装置とその製造方法を提供することにある。 ［課題を解決するための手段］ 上記第１の目的を達成するために、主要熱工程終了後に
ゲート側壁の酸化物を除去させないようにゲートの中央
部の上の絶縁層のみを選択的に除去し、そこに金属層ま
たはポリサイド層を形成しゲート抵抗を低減した。 上記第２の目的を達成するために、ＭＯ３Ｉ〜ランジス
タのソースとドレインの間に接続するショットキダイオ
ードをソースパッド直下に形成し。 チップ面積増加を抑えた。 上記第３の目的を達成するために、ショットキダイオー
ドのアノード材料として順方向降下電圧がＰＮ接合ダイ
オードの順方向降下電圧より低くなる金属または合金を
用い、これをゲートの抵抗低減用材料にも用いた。
本発明によれば、主要熱工程終了後にゲートパターンの
エツジ部を除く中央部のみをポリサイド等により低抵抗
化するため、ポリサイド等のゲート抵抗低減用材料によ
る歩留まり低下を生じさせないでゲート抵抗低減を行い
、ＭｏＳトランジスタのオフ特性を向上させることが可
能である。また、ゲート抵抗の低減により分布定数的に
存在していた多数の小さいゲート容量が、ゲート抵抗を
低減することにより近似的に大きいゲート容量のみ存在
するようにできる。このため、ゲートに入るサージ電圧
耐量も増加できる。 また、ＭＯＳトランジスタの寄生ダイオードが順バイア
スされるのを防ぎ、オフ特性と対破壊強度を向上するた
め、ＭＯＳトランジスタのドレインとソースの間に挿入
するショットキダイオードをパッド直下に形成すること
により、ショットキダイオード形成によるチップ面積の
増加を最小限に抑えることが可能である。 また、ドレイン・ソース間に接続するショットキダイオ
ードのアノードとして例えば白金シリサイドを用い、こ
れをゲート抵抗低減用材料と兼用させることによりゲー
ト抵抗低減と良好なショットキダイオードの形成を同一
工程で行うことが可能である。 （実施例） 以下、本発明の実施例を図面により詳細に説明する。 第１図は本発明の第１の実施例の半導体装置の断面図を
示し、第２図にはその平面図を示す。本図はシリサイド
パターン形成後の平面図で、１点鎖線Ａ−Ａ’部が第１
図の断面図になっている。 また第３図に本半導体装置の製造方法を示しである。 まず第３図を用いて第１図に示した本発明の半導体装置
の製造方法を説明する。 まず最初に、従来のパワーＭＯＳトランジスタと同様に
高濃度Ｎ型半導体基板２の上にＮ型エピタキシャル層４
を成長させ、フィールド酸化膜７及びゲート酸化膜を形
成後ゲート酸化膜上に多結晶シリコンゲート層８を形成
し、このゲートをマスクにしてＭｏＳトランジスタのボ
ディとなるＰ型拡散層９とソースとなるＮ型拡散層１０
を自己整合的に形成することにより、第３図（ａ）の断
面構造を得る。 次に、本発明の半導体装置では、後にシリサイド層を形
成したい領域とポリシリコンゲート等のように低抵抗化
したい領域上の絶縁膜を選択的に除去し、例えば白金等
の金属１１をスパッタにより形成し、第３図（ｂ）の断
面構造を得る。 ここで、ゲートのエツジ部の絶縁膜は酸化膜は除去せず
に、ゲートパターンの中央部上の酸化膜を除去し、後の
工程でポリサイド層がゲートのエツジ部に形成されない
ようにする。これにより、ゲート・ソース間ショート等
の歩留まり低減が防止できる。 次に、熱工程によりシリコンまたはポリシリコン上の白
金１１のみをシリコンと反応させ、選択的にシリサイド
層１１′を形成する。この時酸化シリコン上の白金１１
はそのままのため、次に王水エツチングにより酸化シリ
コン上の白金１１だけを選択的に除去可能であり、第３
図（ｃ）の断面構造を得る。ここで、本図においては図
面の複雑化を防ぐため白金層とシリコンやポリシリコン
を別に示したが実際は両者は合金化し白金シリサイド層
（またはさらにアルミニウムとも反応し白金アルミシリ
サイド層となるが以下の説明では略して白金シリサイド
層と述べる）となっている。 本プロセスではゲートの低抵抗化のためのシリサイド工
程が、主要熱工程終了後（ＭＯＳトランジスタのソース
拡散層またはチャネル拡散層終了後）に行えるため、高
熱処理は行えないが良好なショットキダイオードが得ら
れる白金および白金シリサイドを使用することが可能で
ある。このためポリサイドを使用したことによる歩留ま
り低減を抑えることが可能である。またゲートパターン
上に低抵抗化する領域をパターンニングすることは、ゲ
ートと自己整合的にソース拡散層とチャネル拡散層（ボ
ディ領域を形成する拡散層）を形成する０ＭＯ３型トラ
ンジスタではゲート電極幅が広いため容易である。 次に、！！！縁層１２を形成した後コンタクトの形成を
行い、金属配線層１３を形成し、第１図に示した本発明
の構造断面図を得る。 本発明においてはショットキダイオードのアノード電極
とゲートの低抵抗化を白金シリサイドを用いて実現する
場合について説明したが、他にもモリブデン、タンゲス
テン、タンタル、チタンならびにこれらの合金であるシ
リサイドを用いても本発明の目的を達成できる。 本発明の半導体装置では多結晶シリコン層を低抵抗のポ
リサイド層により更に低抵抗化することが可能であるた
め、以下の利点が得られる。 （１）ゲート抵抗によるＭｏＳトランジスタの遅延時間
を低減できる。 （２）ゲート抵抗とゲート・ソース間容量の積を小さく
できるためＭＯＳトランジスタのゲート能動電力を低減
できる。 （３）ＭＯＳトランジスタのゲート部は小さいゲート抵
抗と小さいゲート容量が分布定数的に存在している構造
となっているが、ゲート抵抗を低減することにより近似
的に大きいゲート容量のみ存在するとみなせる。このた
め、ゲートに入るサージ電圧耐量を増加できる。 （４）高速パルス入力にたいしＭＯＳトランジスタ全体
が同時にオン・オフするため、ドレイン電流の立上り特
性が向上し、また局所的な部分だけがスイッチングする
という問題を防止できる。 また、本発明の半導体装置ではドレインとソース間にシ
ョットキダイオードを設けであるためＮチャネルＭＯＳ
トランジスタのソース電圧に比ベトレイン電圧を下げて
動作させたとき、主に前記ショットキダイオードにのみ
電流を流し、ドレイン・ボディ間に寄生的に存在するＰ
Ｎ接合ダイオードが順バイアスすることを防止させるこ
とが可能である。このため、以下の利点が得られる。 （１）前記ＭＯＳトランジスタのドレインとソー入間に
寄生的に存在するＰＮ接合ダイオードが順バイアスする
ことによりドレイン・ボディ間で生じる少数キャリアの
注入がないため、ＭＯＳトランジスタのオフ特性を向上
させることが可能である。 （２）少数キャリアの注入により引き起こされる寄生バ
イポーラ動作や素子破壊を防止できる。 第１図に示した本発明の半導体装置では、ゲートの低抵
抗化とドレイン・ソース開用ショットキダイオードを同
一工程で実現できるため、特に、ＮチャネルＭｏＳトラ
ンジスタを逆方向動作させ順方向降下電圧ＶＦの低いダ
イオードとして使用する場合、少ないプロセス追加で高
速スイッチング特性を有するデバイスを実現できるとい
う利点がある。 第４図には本発明の第２の実施例の半導体装置を示しで
ある。本実施例は第１図に示したドレイン・ソース間を
接続するショットキダイオードがない構造となっている
。よって、本実施例の特徴は第１図に示したゲートの抵
抗低減構造とその製造プロセスにある。すなわち、ゲー
トの抵抗低減工程を主要熱工程終了後、すなわち、ＭＯ
Ｓトランジスタのソース拡散またはチャネル拡散が終了
した後にゲートパターンのエツジ部にかからない上部の
絶縁漕を除去し、白金等の金属をスパッタで形成し、熱
工程によりシリコンと白金を合金化させる。この時、＃
４Ａ縁層上の白金は合金化しないため王水等のエツチン
グ工程により選択的にゲート抵抗低減を行える。本発明
によれば、ゲートのエツジ部にポリサイド層が形成され
ずにゲートの低抵抗化が行え、ポリサイド工程後の熱工
程もほとんどなくせる。このため、ゲート耐圧不良等の
ポリサイド工程を採用したことによる歩留まり低下を防
止できる。 なお、本発明のＭＯＳトランジスタのドレイン領域に少
数キャリアのライフタイムキラーを注入させると、第１
図の実施例で問題としたトレイン・ボディ間の少数キャ
リアのライフタイムを短くできるためＭＯＳトランジス
タを逆方向動作させた場合のオフ特性も向上できるとい
う効果も得られる。 第５図には本発明の第３の実施例の半導体装置を示しで
ある。本実施例ではドレイン・ソース間に設けるショッ
トキダイオードをＭｏＳトランジスタのパッド領域の下
に形成することにより、ショットキダイオードを付加す
ることによるチップ面積増加を最小限にしている。 第６図は本発明の第４の実施例の半導体装置を示す。本
実施例でもドレイン・ソース間に設けるショットキダイ
オードをＭＯＳトランジスタのパッド領域の下に形成し
た場合の半導体断面構造を示しである。本実施例では電
極層１６を追加し。 さらに少なくともパッド領域直下には電極層１３との間
にＩｌｉ層１５を設けている。このためウェハ検査用の
針がパッドに当たったときショットキダイオードや他の
素子領域にダメージを与えることを防止できる。なお絶
縁層１５の材料としてはナイトライドを含む絶縁層を用
いると強度が高いＭ、１６層となり、素子に与えるダメ
ージが小さくなるという利点がある。
エツジ部を除く中央部のみをポリサイド等により低抵抗
化するため、ポリサイド等のゲート抵抗低減用材料によ
る歩留まり低下を生じさせないでゲート抵抗低減を行い
、ＭｏＳトランジスタのオフ特性を向上させることが可
能である。また、ゲート抵抗の低減により分布定数的に
存在していた多数の小さいゲート容量が、ゲート抵抗を
低減することにより近似的に大きいゲート容量のみ存在
するようにできる。このため、ゲートに入るサージ電圧
耐量も増加できる。 また、ＭＯＳトランジスタの寄生ダイオードが順バイア
スされるのを防ぎ、オフ特性と対破壊強度を向上するた
め、ＭＯＳトランジスタのドレインとソースの間に挿入
するショットキダイオードをパッド直下に形成すること
により、ショットキダイオード形成によるチップ面積の
増加を最小限に抑えることが可能である。 また、ドレイン・ソース間に接続するショットキダイオ
ードのアノードとして例えば白金シリサイドを用い、こ
れをゲート抵抗低減用材料と兼用させることによりゲー
ト抵抗低減と良好なショットキダイオードの形成を同一
工程で行うことが可能である。 （実施例） 以下、本発明の実施例を図面により詳細に説明する。 第１図は本発明の第１の実施例の半導体装置の断面図を
示し、第２図にはその平面図を示す。本図はシリサイド
パターン形成後の平面図で、１点鎖線Ａ−Ａ’部が第１
図の断面図になっている。 また第３図に本半導体装置の製造方法を示しである。 まず第３図を用いて第１図に示した本発明の半導体装置
の製造方法を説明する。 まず最初に、従来のパワーＭＯＳトランジスタと同様に
高濃度Ｎ型半導体基板２の上にＮ型エピタキシャル層４
を成長させ、フィールド酸化膜７及びゲート酸化膜を形
成後ゲート酸化膜上に多結晶シリコンゲート層８を形成
し、このゲートをマスクにしてＭｏＳトランジスタのボ
ディとなるＰ型拡散層９とソースとなるＮ型拡散層１０
を自己整合的に形成することにより、第３図（ａ）の断
面構造を得る。 次に、本発明の半導体装置では、後にシリサイド層を形
成したい領域とポリシリコンゲート等のように低抵抗化
したい領域上の絶縁膜を選択的に除去し、例えば白金等
の金属１１をスパッタにより形成し、第３図（ｂ）の断
面構造を得る。 ここで、ゲートのエツジ部の絶縁膜は酸化膜は除去せず
に、ゲートパターンの中央部上の酸化膜を除去し、後の
工程でポリサイド層がゲートのエツジ部に形成されない
ようにする。これにより、ゲート・ソース間ショート等
の歩留まり低減が防止できる。 次に、熱工程によりシリコンまたはポリシリコン上の白
金１１のみをシリコンと反応させ、選択的にシリサイド
層１１′を形成する。この時酸化シリコン上の白金１１
はそのままのため、次に王水エツチングにより酸化シリ
コン上の白金１１だけを選択的に除去可能であり、第３
図（ｃ）の断面構造を得る。ここで、本図においては図
面の複雑化を防ぐため白金層とシリコンやポリシリコン
を別に示したが実際は両者は合金化し白金シリサイド層
（またはさらにアルミニウムとも反応し白金アルミシリ
サイド層となるが以下の説明では略して白金シリサイド
層と述べる）となっている。 本プロセスではゲートの低抵抗化のためのシリサイド工
程が、主要熱工程終了後（ＭＯＳトランジスタのソース
拡散層またはチャネル拡散層終了後）に行えるため、高
熱処理は行えないが良好なショットキダイオードが得ら
れる白金および白金シリサイドを使用することが可能で
ある。このためポリサイドを使用したことによる歩留ま
り低減を抑えることが可能である。またゲートパターン
上に低抵抗化する領域をパターンニングすることは、ゲ
ートと自己整合的にソース拡散層とチャネル拡散層（ボ
ディ領域を形成する拡散層）を形成する０ＭＯ３型トラ
ンジスタではゲート電極幅が広いため容易である。 次に、！！！縁層１２を形成した後コンタクトの形成を
行い、金属配線層１３を形成し、第１図に示した本発明
の構造断面図を得る。 本発明においてはショットキダイオードのアノード電極
とゲートの低抵抗化を白金シリサイドを用いて実現する
場合について説明したが、他にもモリブデン、タンゲス
テン、タンタル、チタンならびにこれらの合金であるシ
リサイドを用いても本発明の目的を達成できる。 本発明の半導体装置では多結晶シリコン層を低抵抗のポ
リサイド層により更に低抵抗化することが可能であるた
め、以下の利点が得られる。 （１）ゲート抵抗によるＭｏＳトランジスタの遅延時間
を低減できる。 （２）ゲート抵抗とゲート・ソース間容量の積を小さく
できるためＭＯＳトランジスタのゲート能動電力を低減
できる。 （３）ＭＯＳトランジスタのゲート部は小さいゲート抵
抗と小さいゲート容量が分布定数的に存在している構造
となっているが、ゲート抵抗を低減することにより近似
的に大きいゲート容量のみ存在するとみなせる。このた
め、ゲートに入るサージ電圧耐量を増加できる。 （４）高速パルス入力にたいしＭＯＳトランジスタ全体
が同時にオン・オフするため、ドレイン電流の立上り特
性が向上し、また局所的な部分だけがスイッチングする
という問題を防止できる。 また、本発明の半導体装置ではドレインとソース間にシ
ョットキダイオードを設けであるためＮチャネルＭＯＳ
トランジスタのソース電圧に比ベトレイン電圧を下げて
動作させたとき、主に前記ショットキダイオードにのみ
電流を流し、ドレイン・ボディ間に寄生的に存在するＰ
Ｎ接合ダイオードが順バイアスすることを防止させるこ
とが可能である。このため、以下の利点が得られる。 （１）前記ＭＯＳトランジスタのドレインとソー入間に
寄生的に存在するＰＮ接合ダイオードが順バイアスする
ことによりドレイン・ボディ間で生じる少数キャリアの
注入がないため、ＭＯＳトランジスタのオフ特性を向上
させることが可能である。 （２）少数キャリアの注入により引き起こされる寄生バ
イポーラ動作や素子破壊を防止できる。 第１図に示した本発明の半導体装置では、ゲートの低抵
抗化とドレイン・ソース開用ショットキダイオードを同
一工程で実現できるため、特に、ＮチャネルＭｏＳトラ
ンジスタを逆方向動作させ順方向降下電圧ＶＦの低いダ
イオードとして使用する場合、少ないプロセス追加で高
速スイッチング特性を有するデバイスを実現できるとい
う利点がある。 第４図には本発明の第２の実施例の半導体装置を示しで
ある。本実施例は第１図に示したドレイン・ソース間を
接続するショットキダイオードがない構造となっている
。よって、本実施例の特徴は第１図に示したゲートの抵
抗低減構造とその製造プロセスにある。すなわち、ゲー
トの抵抗低減工程を主要熱工程終了後、すなわち、ＭＯ
Ｓトランジスタのソース拡散またはチャネル拡散が終了
した後にゲートパターンのエツジ部にかからない上部の
絶縁漕を除去し、白金等の金属をスパッタで形成し、熱
工程によりシリコンと白金を合金化させる。この時、＃
４Ａ縁層上の白金は合金化しないため王水等のエツチン
グ工程により選択的にゲート抵抗低減を行える。本発明
によれば、ゲートのエツジ部にポリサイド層が形成され
ずにゲートの低抵抗化が行え、ポリサイド工程後の熱工
程もほとんどなくせる。このため、ゲート耐圧不良等の
ポリサイド工程を採用したことによる歩留まり低下を防
止できる。 なお、本発明のＭＯＳトランジスタのドレイン領域に少
数キャリアのライフタイムキラーを注入させると、第１
図の実施例で問題としたトレイン・ボディ間の少数キャ
リアのライフタイムを短くできるためＭＯＳトランジス
タを逆方向動作させた場合のオフ特性も向上できるとい
う効果も得られる。 第５図には本発明の第３の実施例の半導体装置を示しで
ある。本実施例ではドレイン・ソース間に設けるショッ
トキダイオードをＭｏＳトランジスタのパッド領域の下
に形成することにより、ショットキダイオードを付加す
ることによるチップ面積増加を最小限にしている。 第６図は本発明の第４の実施例の半導体装置を示す。本
実施例でもドレイン・ソース間に設けるショットキダイ
オードをＭＯＳトランジスタのパッド領域の下に形成し
た場合の半導体断面構造を示しである。本実施例では電
極層１６を追加し。 さらに少なくともパッド領域直下には電極層１３との間
にＩｌｉ層１５を設けている。このためウェハ検査用の
針がパッドに当たったときショットキダイオードや他の
素子領域にダメージを与えることを防止できる。なお絶
縁層１５の材料としてはナイトライドを含む絶縁層を用
いると強度が高いＭ、１６層となり、素子に与えるダメ
ージが小さくなるという利点がある。
本発明によれば、ゲート抵抗の低抵抗化を主要熱工程終
了後にゲートエツジの絶縁膜に損傷を与えることなく行
えるため、ゲート耐圧歩留まりの低下を抑えることが可
能である。 また、ＭＯＳトランジスタのドレイン・ソース間に形成
するショットキダイオードをＭＯＳトランジスタのソー
スパッド直下に形成することによりチップ面積の増加を
最小限に抑えることが可能である。 また、シリコンと良好なショットキダイオードが形成を
行うために有効な白金等の金属を用いると、ゲート抵抗
低減とショットキダイオードの形成を同一工程で行うこ
とが可能である。 よって、上記のデバイス構造により高速スイッチング、
高償頼性のＭＯＳトランジスタまたは導電変調型ＭＯＳ
デバイスを実現できるという効果がある。
了後にゲートエツジの絶縁膜に損傷を与えることなく行
えるため、ゲート耐圧歩留まりの低下を抑えることが可
能である。 また、ＭＯＳトランジスタのドレイン・ソース間に形成
するショットキダイオードをＭＯＳトランジスタのソー
スパッド直下に形成することによりチップ面積の増加を
最小限に抑えることが可能である。 また、シリコンと良好なショットキダイオードが形成を
行うために有効な白金等の金属を用いると、ゲート抵抗
低減とショットキダイオードの形成を同一工程で行うこ
とが可能である。 よって、上記のデバイス構造により高速スイッチング、
高償頼性のＭＯＳトランジスタまたは導電変調型ＭＯＳ
デバイスを実現できるという効果がある。
第１図は本発明の第１の実施例の半導体装置の断面図、
第２図は本発明の第１の実施例の半導体装置の平面図、
第３図は本発明の第１の実施例の製造プロセスを示す半
導体装置の断面図、第４図は本発明の第２の実施例の半
導体装置の断面図、第５図は本発明の第３の実施例の半
導体装置の断面図、第６図は本発明の第４の実施例の半
導体装置の断面図である。 符号の説明 １・・・Ｐ型半導体基板、２・・・Ｎ型半導体基板、３
・・・Ｎ型埋込層４・・・Ｎ型エピタキシャル廖、５，
９・・・Ｐ型拡散層、６，１０・・・Ｎ型拡散層、７，
１２゜１４．１５・・・絶縁層、８・・・ゲート電極層
１１・・・金（ｄ−９ （ｂ）
第２図は本発明の第１の実施例の半導体装置の平面図、
第３図は本発明の第１の実施例の製造プロセスを示す半
導体装置の断面図、第４図は本発明の第２の実施例の半
導体装置の断面図、第５図は本発明の第３の実施例の半
導体装置の断面図、第６図は本発明の第４の実施例の半
導体装置の断面図である。 符号の説明 １・・・Ｐ型半導体基板、２・・・Ｎ型半導体基板、３
・・・Ｎ型埋込層４・・・Ｎ型エピタキシャル廖、５，
９・・・Ｐ型拡散層、６，１０・・・Ｎ型拡散層、７，
１２゜１４．１５・・・絶縁層、８・・・ゲート電極層
１１・・・金（ｄ−９ （ｂ）
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳトランジスタまたは導電変調型ＭＯＳデバイ
スのゲート層の中央部がゲートの周辺部に比べ低抵抗で
あることを特徴とする半導体装置。 ２、ゲートと自己整合的にソース拡散層とチャネル拡散
層（ボディ領域を形成する拡散層）を形成するＭＯＳト
ランジスタまたは導電変調型ＭＯＳデバイスにおいて、
前記ソース拡散層またはチャネル拡散層の形成工程以降
に、前記ゲート上の内側に沿ってゲート上の絶縁層を選
択的に除去する工程を行いゲート表面上部の一部を露出
させた後、前記ゲート層に導電性材料を形成させること
を特徴とする半導体装置の製造方法。 ３、前記ゲートの低抵抗化領域を形成する導電性材料が
、金属または合金であることを特徴とする請求項第１項
記載の半導体装置。 ４、ＭＯＳトランジスタのドレイン・ソース間に接続す
るショットキダイオードの順方向降下電圧がＭＯＳトラ
ンジスタのドレイン・ボディ間に存在するＰＮ接合ダイ
オードの順方向降下電圧より低くなるようなショットキ
接合を実現するために必要な金属または合金を前記ショ
ットキダイオードのアノード電極に用いたことを特徴と
する半導体装置。 ５、ＭＯＳトランジスタのソース端子パッド直下の少な
くとも一部に前記ＭＯＳトランジスタのドレインとソー
ス間を接続するショットキダイオードが形成されている
ことを特徴とする請求項第４項記載の半導体装置。 ６、請求項第３項に記載の金属または合金を、請求項第
４項ならび第５項に述べたショットキダイオードのアノ
ードと同一材料、同一工程で製作したことを特徴とする
半導体装置。 ７、上記金属または合金として白金または白金シリサイ
ドまたは白金アルミシリサイドを用いたことを特徴とす
る請求項第３項もしくは第６項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3357189A JPH02214166A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3357189A JPH02214166A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214166A true JPH02214166A (ja) | 1990-08-27 |
Family
ID=12390231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3357189A Pending JPH02214166A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02214166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068148A (en) * | 1988-12-21 | 1991-11-26 | Mitsubishi Metal Corporation | Diamond-coated tool member, substrate thereof and method for producing same |
-
1989
- 1989-02-15 JP JP3357189A patent/JPH02214166A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068148A (en) * | 1988-12-21 | 1991-11-26 | Mitsubishi Metal Corporation | Diamond-coated tool member, substrate thereof and method for producing same |
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