JPH02214238A

JPH02214238A - 通信アダプタ

Info

Publication number: JPH02214238A
Application number: JP1033563A
Authority: JP
Inventors: Riichi Yasue; 利一安江; Tetsuo Oura; 哲生大浦; Shiro Oishi; 大石　志郎; Yuji Saeki; 佐伯　裕司
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-02-15
Filing date: 1989-02-15
Publication date: 1990-08-27
Anticipated expiration: 2012-06-25
Also published as: JP2624817B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、通信方法およびその装置、特にマルチ回線通
信制御に好適な通信制御方法およびその装置に関する。

〔従来の技術〕

通信速度の高速化や通信データの大容量化に伴い、パソ
コンやワークステーションなどの情報処理装置における
通信制御方式も、システムプロセッサが回線コントロー
ラを制御しながらデータの伝送制御及びデータ処理の全
てを行う方式から、通信アダプタを設け、通信アダプタ
の中に回線コントローラの他、通信制御処理専用のプロ
セッサ、メモリ等を設け、システムプロセッサの通信制
御処理に対する負荷を軽減する方式に変化してきた。

例えば、本出願人が先に出願した特願昭６３−１８１８
８２号公報「通信アダプタ制御方式および通信アダプタ
」では１通信アダプタの中に通信専用のプロセッサと共
有のメモリを設けており、データの受は渡しは共有メモ
リを介して行う。また、システムプロセッサに２枚の通
信アダプタを接続して異なる２つの回線を制御し、２つ
の回線間のプロトコル変換や伝送速度の違いを吸収する
。

いわゆるゲートウェイを実現している。

〔発明が解決しようとする課題〕

しかしながら、上記のような構成で複数の回線を制御す
る場合、通信アダプタが回線毎に必要になり、規模が大
きくなるばかりでなく、システムプロセッサが数枚に分
散しているアダプタをそれぞれ制御する必要があり、管
理が複雑になる。また、それぞれ異なる通信アダプタに
ある通信用プロセッサ同士で情報交換を行うことが難し
い。とくに、ｌ５ＤＮ（サービス統合ディジタル網）に
接続する場合１例えば１本の回線に２Ｂ＋Ｄという３つ
のチャネルが多重化され、さらに、Ｄチャネルが２つの
Ｂチャネルの呼制御を担当する形をとっているため、３
枚のアダプタで２Ｂ＋Ｄの各チャネルを分担することは
難しい。

本発明の目的は、ｌ５ＤＮのようなマルチ回線を簡単に
、かつ、高速に制御する通信制御方法及びその装置を提
供することにある。

本発明の他の目的は通信専用処理を行う主プロセッサと
複数の副プロセッサからなるマルチプロセッサシステム
を提供することにある。

本発明の更なる目的はパソコンやワークステーションな
どの情報処理装置における通信制御に好適な通信アダプ
タを提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明においては、通信専
用の処理を行う主プロセッサと複数の副プロセッサで構
成し、システムプロセッサと主プロセッサ、主プロセッ
サと副プロセッサの間に動作指示、報告手段を設け、シ
ステムプロセッサ、主プロセッサ、副プロセッサ群がそ
れぞれ独立に動作して複数の通信路を制御できるように
したものである。

また、必要に応じて１通信路ごとに異なる通信手順で制
御できるようにしたものである。

また、システムプロセッサと主プロセッサおよび副プロ
セッサとの間に双方からアクセスできる共有メモリを設
け、共有メモリを介してデータの受は渡しを行うように
したものである。

〔作用〕

上述した本発明の構成によれば、システムプロセッサと
主プロセッサ、副プロセッサが独立に動作するため、各
通信路ごとに高速に通信制御することができ、通信路ご
とに通信手順を変えることも簡単にできる。また、シス
テムプロセッサ、主プロセッサ、副プロセッサの順に階
層化しているため、プロセッサ間のインタフェースが単
純になり、特に、システムプロセッサは主プロセッサと
だけ動作のやりとりを行えばよく、制御が単純になるだ
けでなく、動作手順の誤りも少なくなる。

〔実施例〕

以下、本発明の実施例を図面を使用して説明する。

第１図は、本発明が採用されているマルチ回線通信制御
システムの構成例を示すブロック図である。まず、その
概略をのべると、１はワークステーション本体であり、
この本体１には、通信アダプタ３が搭載されており、通
信アダプタ３には例えば２Ｂ＋Ｄの基本インタフェース
を提供するｌ５ＤＮ３７１及び通話のためのハンドセッ
ト３６５が接続されている。システムプロセッサ部２３
は１本体１全体及び通信アダプタ３の制御を統轄するＣ
ＰｔＪ２と、ＣＰＵ２で用いるデータやプログラムが格
納されるメインメモリ２１で構成され、システムプロセ
ッサ部２３と通信アダプタ３とはシステムバス２２で接
続されている。本ｌ５ＤＮ３７１は、音声やデータ通信
に２本のＢチャネルと１本のＤチャネルを同時に用いる
ことができる。本実施例においては、チャネルを利用す
る形態として以下の２種類がある。

（ａ）　　データ通信（Ｄチャネル）＋データ通信（Ｂ
チャネル）＋データ通信（Ｂチャネル）（ｂ）　　デー
タ通信（Ｄチャネル）」−データ通信（Ｂチャネル）士
音声通信（Ｂチャネル）形態（ａ）の場合、ハンドセッ
ト３６５は必ずしも必要ではない。

第２図は本実施例を適用したネットワーク利用形態の一
例を示したものである。ワークステーション（ＷＳ）１
，１１、ホストコンピュータ１２、ゲートウェイ（ＧＷ
）１３．１４は、第１図の実施例に示し、あとで詳述す
る通信アダプタ３を内蔵してｌ５ＤＮ１５に接続されて
いる。この中でホストコンピュータ１２とＧＷ１３，１
４はハンドセットを持たない。ＧＷ１３，１４は、一方
では、ＷＳＩ６，１７，１８．１９とローカルエリアネ
ットワーク（ＬＡＮ）を構成しており、データをＬＡＮ
からｌ５ＤＮ、ｌ５ＤＮからＬＡＮへ乗り入れる役割を
持っている。このとき、データをパケット化して蓄積送
出することにより、例えば１０ＭｂｐｓのＬＡＮと６４
　Ｋｂｐｓのｌ５ＤＮとの伝送速度の違いを吸収したり
、ＬＡＮとｌ５ＤＮの通信手順の違いをプロトコル変換
によって吸収している。

ｌ５ＤＮ１５に接続されている各装置は、Ｂｌ。

Ｂ２．Ｄの３つのチャネルを持ち、任意の組合せにより
、それぞれ異なる相手と通信することができる。第２図
では次の３つの通信形態を上げる。

（ａ）　　ＷＳ間通信（ｂ）　　クラスタ通信（ｃ）　　ＬＡＮ間通信（ａ）のＷＳ間通信は、ＷＳＩとＷＳｌｌとの間で、Ｂ
ｌとＢ２チャネルを使ってデータと音声を同時に通信す
る。音声は当然リアルタイム通信となる。（ｂ）のクラ
スタ通信は、ホストコンピュータ１２がＧＷ１３を介し
て複数のＷＳを相手にする１：ｎの通信である。このと
き、ＧＷ１３は端末制御措置となって端末として動作す
るＷＳＩ６．１７を制御する。

（ｃ）のＬＡＮ間通信は、ＧＷ１３とＧＷ１４をｌ５Ｄ
Ｎを介して結ぶことにより、ＧＷ１３のＬＡＮとＧＷ１
４のＬＡＮを論理的に１つのＬＡＮに見せるためのもの
である。これにより、例えば、ＷＳＩ７はあたかも同一
のＬＡＮにあるようにＷＳＩ９と通信することができる
。

第２図ではホストコンピュータ１２、ゲートウェイ（Ｇ
Ｗ）１３．１４にはハンドセットを持っていないが、ハ
ンドセットを取り付けることも可能である。ホストコン
ピュータ１２に対してＧＷ１３．１４が遠隔値に設置さ
れたケースで、例えば、ＬＡＮに接続されるＷＳを増設
し試運転を行ったり、障害が生じたときに原因調査が困
難となる。このような場合、ホストコンピュータ１２と
ＧＷ１３．１４にハンドセットを設ければ、ハンドセッ
トを使って保守員同士がお互いに会話しながら試運転や
障害原因調査を容易に行うことができる。

次に、第１図の通信アダプタ３の持つ機能について詳述
する。

通信機能には、データ通信機能と音声通信機能と呼制御
機能の３種類がある。データ通信はＤチャネルとＢ１チ
ャネル、Ｂ２チャネルのすべてのチャネルを使う、Ｄチ
ャネルでは、ＣＣＩＴＴ勧告のＩ　、　４４１　（ＬＡ
ＰＤ　：　Ｌｉｎｋ　　ＡｃｃｅｓｓＰｒｏｃｅｄｕｒ
ｅ　　ｏｎ　　ｔｈｅ　　Ｄ−ｃｈａｎｎｅｌ）による
パケット交換方式でデータ通信を行う。Ｂｌ、Ｂ２チャ
ネルでは、ＨＤＬＣ−ＢＡ（Ｈｉｇｈ　　ＬｅｖａｌＤ
ａｔａ　　Ｌｉｎｋ　　Ｃｏｎｔｒｏｌ　　Ｐｒｏｃｅ
ｄｕｒｅ　　平衡型非同期平衡モードクラス）によるパ
ケット交換方式またはＨＤＬＣ−ＢＡ、ＨＤＬＣ−ＵＮ
　（ＨｉｇｈＬ　ｅｖｅｌ　　　Ｄａｔａ　　　Ｌ　ｉ
ｎｋ　　　Ｃｏｎｔｒｏｌ　　　Ｐ　ｒｏｃｅｄｕｒｅ
不平衡型正規応答モードクラス）による回線交換方式に
よりデータ通信を行う。伝送速度は、Ｄチャネルが１６
Ｋｂｐｓ　、Ｂｌ、Ｂ２チャネルが６４Ｋ　ｂｐｓであ
る。Ｄチャネル、Ｂ１チャネル、Ｂ２チャネルは、当然
、それぞれ独立にデータ通信が可能である。音声通信は
Ｂ１チャネルまたはＢ２チャネルのいづれか一方を選択
して行う。ハンドセットからの音声は６４　Ｋｂｐｓの
ディジタル音声に変換することになる。音声を録音・再
生することもできる。第１図のＲＡＭ　（ランダム・ア
クセス・メモリ）ｅ３１２は、システムプロセッサ部２
３と通信アダプタ３の内部で共用するメモリ（シェアド
メモリ）で、ここに音声を入出力する音声蓄積エリアを
設ける。これを音声ファイルと呼ぶ。この音声ファイル
とハンドセットを結べば、ローカルにメツセージ録音・
再生を行うことができる。音声ファイルとｌ５ＤＮを結
べば、相手の声を録音したり、音声ファイルの内容を・
再生送出することができる。録音を行うときは、ＡＤＰ
ＣＭ（Ａｄａｐｔｉｖｅ　　Ｄｉｆｆｅｒｅｎｔｉａｌ
　　Ｐｕ１ｓｅ　　ＣｏｄｅＭｏｄｕｒａｔｉｏｎ）方
式により音声を６４　Ｋｂｐｓから３２　Ｋｂｐｓまた
は２４　Ｋｂｐｓに圧縮して録音時間を延ばす。再生の
ときは、伸長して６４　Ｋｂｐｓのディジタル音声にも
どす、音声はデータ通信とは無関係に通信できるが、チ
ャネルを同時に使用することはできない。データ通信や
音声通信を行うためのチャネル呼制御はＤチャネルを用
いる。制御の仕方はＣＣＩＴＴ勧告の１．４４１　（Ｌ
ＡＰＤ）１．４５１の手順にしたがう。

外部とのインタフェースには３種類ある。第１は、シス
テムバス２２によるシステムプロセッサ部２３への上位
インタフェース、第２は、ｌ５ＤＮ３７１によるｌ５Ｄ
Ｎ接続インタフエースであり、第３は、ハンドセット３
６５につながる専用線によるハンドセット接続インタフ
ェースである。

続いて、第１図の通信アダプタ３の構成について詳述す
る。通信アダプタ３は、Ｂ１またはＢ２チャネルのデー
タ通信を行う副プロセッサ部３２と３３、Ｂチャネルの
音声通信とＤチャネルのデータ通信とＤチャネルの呼制
御を行う主プロセッサ部３４、Ｄチャネルでデータ通信
や呼制御のデータリンク層レベルの処理を行うＬＡＰＤ
処理部３５、Ｄチャネル、Ｂｌ、Ｂ２チャネルの多重、
分離を行う回線ドライバ３７、Ｂ１チャネル、Ｂ２チャ
ネルを副プロセッサ部３２．３３やハンドセットにつな
いだり、音声を圧縮・伸長するＢチャネル制御部３６、
システムプロセッサ部２３と主プロセッサ部３４、副プ
ロセッサ部３２．３３でメモリをシェアしながらデータ
交換を行うメモリシェア部３１、から構成される。

システムプロセッサ部２３とメモリシェア部３１とはシ
ステムバス２２で接続される。メモリシェア部３１．主
プロセッサ部３４．副プロセッサ部３２．３３は、それ
ぞれローカルバスｅ３１３に接続されてデータのやりと
りが行われる。

主プロセッサ部３４のローカルバスａ３４５には、回線
ドライバ３７、ＬＡＰＤ処理部３５．Ｂチャネル制御部
３６が接続され、主プロセッサ部３４から動作指示をし
たり主プロセッサ部３４とデータの受は渡しを行う。ｌ
５ＤＮ３７１の２Ｂ＋Ｄチヤネルは、回線ドライバ３７
で分離・多重化され、チャネルの中のＤチャネルはＬＡ
ＰＤ処理部３５に、Ｂｌ、Ｂ２チャネルはＢチャネル制
御部３６につながる。Ｂチャネル制御部３６では、主プ
ロセッサ部３４の指示によりチャネルを切り替え、ｌ５
ＤＮ３７１のＢｌ、Ｂ２チャネルをハンドセット３６５
や副プロセッサ部３２，３３．主プロセッサ部３４につ
なげる。

主プロセッサ部３４、副プロセッサ部３２゜３３、ＬＡ
ＰＤ処理部３５およびシステムプロセッサ部２２はそれ
ぞれｃｐｕ　（セントラ４ル・プロセッシング・ユニッ
ト）とメモリとバスを持ち、独立に動作することができ
る。続いて、これらの各部の説明にうつる。

主プロセッサ部３４は、ＲＯＭ　（リード・オンリー・
メモリ）ａ　３４２．ＲＡＭａ　３４３、ＣＰ　Ｕ　ａ
　３４１　、及びコントローラａ３４４で構成され、こ
れらはローカルバスａ３４５に接続されている。ＲＯＭ
ａ３４２は、通信アダプタ３の自己診断及びＲＡＭａ３
４３に格納されるプログラムをＲＡＭｅ３１２からロー
ドするためのプログラムを格納する読みだし専用メモリ
であり、３２にバイトの容量を持つ。通信アダプタ３に
電源が入ると、ＣＰＵａ　３４１でこのＲＯＭ　ａ３４
２のプログラムの先頭から実行される。ＲＡＭ　ａ　３
４３は、音声通信や呼制御手順を処理するプログラムを
格納する読みだし／書き込み可能メモリであり、１２８
にバイトの容量を持つ。コントローラａ３４４は、後で
詳述するように、ローカルバスｅ３１３とローカルバス
８３４５間のパス制御やＣＰＵａ　３４１がＲＯＭ　ａ
　３４２　、　ＲＡＭ　ａ　３４３をアクセスするため
のアクセス制御を行う。ＲＯＭａ３４２、ＲＡＭａ３４
３を実行するＣＰＵａ　３４１は、例えば、１０ＭＨｚ
で動作する日立製作所製の８ビツトマイコン、ＨＤ６４
１８０Ｓを用いるものとする。

副プロセッサ部３２は、ＲＡＭｂ３２２．ＣＰＵｂ３２
１．コントローラｂ３２４及びＢ１またはＢ２チャネル
に接続されている回線３２６にデータを送受信するシリ
アルコントローラｂ３２２で構成され、これらはローカ
ルバスｂ３２５に接続されている。ＲＡＭｂ３２２は、
Ｂチャネルのデータリンク制御手順であるＨ　Ｄ　Ｌ　
Ｃ−Ｂ　ＡやＨＤＬＣ−ＵＮを処理するプログラムを格
納する読みだし／書き込み可能メモリであり、３２にバ
イトの容量を持つ。コントローラｂ３２４は、後に詳述
されるように、ローカルバスｅ３１３とローカルバスｂ
３２５間のパス制御やＣＰＵｂ３２１がＲＡＭｂ３２２
をアクセスするためのアクセス制御、主プロセッサ部３
４が副プロセッサ部３２に動作指示したり、報告を受け
るための制御を行う。ＲＡＭｂ３２２内のプログラムを
実行するＣＰＵｂ３２１とシリアルコントローラｂ３２
３は、例えば、１０ＭＨｚで動作する日立製作所製の１
チツプ８ビツトマイコン、ＨＤ６４１８０．Ｓを用いる
ものとする。副プロセッサ部３２はＲＯＭを持たない。

そこで、主プロセッサ部３４がコントローラｂ３２４を
介してＲＡＭｂ３２２にプログラムをダウンローディン
グし、その後、ｃｐｕｂ３２１を起動することになる。

副プロセッサ部３３は、副プロセッサ部３２同様、ＲＡ
Ｍｃ３３２．ＣＰＵｃ３３１．コントローラｃ３３４及
びＢ１またはＢ２チャネルに接続されている回線３３６
にデータを送受信するシリアルコントローラＣ３３２で
構成され、これらはローカルバスｃ３３５に接続されて
いる。ＲＡＭｃ３３２は、Ｂチャネルのデータリンク制
御手順であるＨ　Ｄ　Ｌ　Ｃ−Ｂ　ＡやＨＤ　Ｌ　Ｃ−
Ｕ、　Ｎを処理するプログラムを格納する読みだし／書
き込み可能メモリであり、３２にバイトの容量を持つ。

コントローラｃ３３４は、後で詳述するように、ローカ
ルバスｅ３１３とローカルバス０３３５間のパス制御や
ＣＰ　Ｕ　ｃ　３３１がＲＡＭｃ３３２をアクセスする
ためのアクセス制御、主プロセッサ部３４が副プロセッ
サ部３３に動作指示したり、報告を受けるための制御を
行う、ＲＡＭｃ３３２を実行するＣＰＵｃ３３１とシリ
アルコントローラｃ３３３は、例えば、１０ＭＨｚで動
作する日立製作所製の１チツプ８ビツトマイコン、ＨＤ
６４１８０ｇを用いるものとする。副プロセッサ部３３
はＲＯＭを持たない。そこで、主プロセッサ部３４がコ
ントローラｃ３３４を介してＲＡＭｃ３３２にプログラ
ムをダウンローディングし、その後、ＣＰ　Ｕ　ｃ　３
３１を起動することになることは先の副プロセッサ部３
２と同様である。

ＬＡＰＤ処理部３５は、ＲＯＭｄ３５２のプログラムを
実行するＣＰＵｄ３５１．Ｄチャネル回線３７２にデー
タを送受信するシリアルコントローラｄ３５３．及びコ
ントローラｄ３５４で構成され、これらは、ローカルバ
スｄ３５５に接続されている。ＲＯＭｄ３５２は、Ｄチ
ャネルのデータリンク制御手順であるＬＡＰＤを処理す
るプログラムを格納する読みだし専用メモリである。コ
ントローラｄ３５４は、ローカルバスａ３４５とローカ
ルバス６３４５間のパス制御を行う。ＬＡＰＤ処理部３
５全体として１例えば、市販されている日本電気社製の
μＰＤ７２３０５を用いるものとする。

Ｂチャネル制御部３６は、ＡＤＰＣＭ３６１゜Ｃ０ＤＥ
Ｃ（コーグ・デコーダ）３６３．ハンドセット（送受話
器）３６５に接続するためのドライバ３６４及び回線切
替回路３６２で構成される。

ＡＤＰＣＭ３６１は、Ｂｌ、Ｂ２チャネルまたはハンド
セット３６５からの６４ＫｂｐｓＰＣＭ音声を３２　Ｋ
ｂｐｓまたは２４　Ｋｂｐｓに圧縮してＲＡ　Ｍ　ｅ３
１２に録音したり、ＲＡＭ　ａ　３１２の圧縮音声を６
４　ＫｂｐｓのＰＣＭ音声に伸長しＢｌ、Ｂ２チャネル
またはハンドセント３６５に送出するための圧縮・伸長
回路である。Ｃ０ＤＥＣ３６３は、６４ＫｂｐｓＰＣＭ
音声をアナログ音声に変換しハンドセット３６５に送出
する機能と、その逆の機能を有するディジタル・アナロ
グ変換回路である。

回線切替回路３６２は、Ｂ１チャネル３７３、Ｂ２チャ
ネル３７４を回線３２６、回線３３６またはＡＤＰＣＭ
３６１またはＣ０ＤＥＣ３６３に接続したり、ＡＤＰＣ
Ｍ３６１とＣ０ＤＥＣ３６３を接続するための回線切替
回路である。ＡＤＰＣＭ３６１は、例えば、日本電気製
のμＰＤ７７Ｃ３０、Ｃ０ＤＥＣ３６３は、日立製作所
製のＨＤ４４２７８を用いるものとする。

回線ドライバ３７は、ローカルバスａ３４５を通してＣ
ＰＵａ　３４１で制御され、多重化されているｌ５ＤＮ
３７１からＤチャネル３７２、Ｂ１チャネル３７３、Ｂ
２チャネル３７４を分離するもので、例えば、日本電気
製のμＰＤ９８２０１０Ｆを用いるものとする。

メモリシェア部３１は、ＲＡＭｅ３１２．コントローラ
ｅ３１１で構成される。ＲＡＭｅ　３１２は、システム
バス２２とローカルバスｅ３１３の両方からアクセスで
きる読みだし／書き込み可能なシェアドメモリであり、
５１２にバイトの容量を持つ。コントローラｅ３１１は
、後で詳述するようにシステムバス２２とローカルバス
ｅ３１３からＲＡＭａ３１２に同時にメモリアクセスし
たときのメモリ競合調停部及びローカルバスｅ３１２を
主プロセッサ部３４、副プロセッサ部３２、副プロセッ
サ部３３が使用するためのバス競合調停部及びシステム
プロセッサ部２３が主プロセッサ部３４に動作指示した
り、報告を受けるための制御を行う。

第３図は、メモリシェア部３１のＲＡ　Ｍ　ｅ３１２の
メモリ記憶状態を示す。通信アダプタ３を立ち上げると
きは、第３図のＲＡＭｅ３１’２中のＣＰ　Ｕ　ａ　３
４１　、　ＣＰ　Ｕ　ｂ　３２１　、又はＣＰＵＣ３３
１の送信バッファ、受信バッファ領域などの空エリアを
用いてシステムプロセッサ部２３の外部メモリ（図示せ
ず）からＣＰＵａ　３４１のプログラムを入れ、ＣＰＵ
Ｃ３３１にプログラムローディングの指示を行う。ＣＰ
Ｕａ　３４１が上述したＲＯＭａ３４２中のロードプロ
グラムを実行しながらＲＡ　Ｍ　ａ　３４３にプログラ
ムをローディングした後、ＲＡＭｅ３１２の記憶状態は
第３図の状態になる。ＣＰＵＣ３３１用として初期設定
ブロック、Ｄチャネルのデータ通信に使う送信バッファ
、受信バッファ、音声通信に使う音声蓄積エリア（音声
ファイル）がある。ＣＰＵｂ　３２１用として、初期設
定ブロック、Ｂチャネルのデータ通信に使う送信バッフ
ァ、受信バッファ、ＣＰＵｂ３２１のプログラム格納エ
リアがある。ＣＰＵ　ｃ　３３１用として、初期設定ブ
ロック、Ｂチャネルのデータ通信に使う送信バッファ、
受信バッファ、ＣＰ　Ｕ　ｃ　３３１のプログラム格納
エリアがある。初期設定ブロックは、システムプロセッ
サ部２３から、最初に、動作内容を渡したり、アダプタ
で割り付けた送信バッファ、受信バッファの位置をシス
テムプロセッサ部２３通知するのに使う。ＣＰＵｂ　２
プログラム、ＣＰＵｃプログラムはＲＡＭｅ３１２に常
駐しており、必要に応じて、主プロセッサ部３４が副プ
ロセッサ部３２または副プロセッサ部３３にダウンロー
ディングする。

障害ロギングエリアは、通信アダプタ内で生じた通信エ
ラーおよびハードウェアエラーを記録しておくところで
、ＣＰＩＪａ３４１．ＣＰＵｂ３２１゜ＣＰ　Ｕ　ｃ　
３３１共通である。

第４図は、第１図の通信アダプタ３内部にある４つのロ
ーカルバスのメモリ空間を表したもので、これは、各ロ
ーカルバスに接続されているＣＰＵから見たハードウェ
ア資源のメモリ空間位置を表したものとも言える。図中
の太線は実在している場所を表す。

ローカルバスｂ３２５は、１Ｍバイトのメモリ空間を持
ち、メモリ空間の最下位部から、プログラムが格納され
る３２にバイトのＲＡＭｂ　３２２とコントローラｂ３
２４を、メモリ空間の最上位部にＲＡＭ　ｅ　３１２を
割当てている。ローカルバスｂ３２５を含む副プロセッ
サ部３２は主プロセッサ部３４のもとで動作する従属プ
ロセッサであり、別の副プロセッサ部３３や主プロセッ
サ部３４のハードウェア資源は見えない。

ローカルバスｃ３３５は、１Ｍバイトのメモリ空間を持
ち、メモリ空間の最下位部から、プログラムが格納され
る３２にバイトのＲＡ　Ｍ　ｃ　３３２とコントローラ
Ｃ３３４を、メモリ空間の最上位部にＲＡＭｅ３１２を
割当てている。ローカルバスｃ３３５を含む副プロセッ
サ部３３は主プロセッサ部３４のもとで動作する従属プ
ロセッサであり、別の副プロセッサ部３２や主プロセッ
サ部３４のハードウェア資源は見えない。

ローカルバスｅ３１３は、１Ｍバイトの空間を持ち、メ
モリ空間を最下位部にコントローラｅ３１１、メモリ空
間の最上位部にＲＡＭｅ３１２を割当てる。また、ロー
カルバスｂ３２５およびローカルバスｃ３３５のハード
ウェア資源をローカルバスａ３４５からアクセスできる
ように。

ＲＡＭｃ３３２．コントローラｃ３３４．ＲＡＭｂ３２
２．コントローラｂ３２４を順に割り付けている。ＲＡ
Ｍｃ３３２とコントローラｃ３３４はローカルバス３２
５のメモリ空間と異なるが、このアドレス変換は、後で
詳述するコントローラｃ３３４で行っている。また、Ｒ
ＡＭｂ３２２とコントローラｂ３２４については、後で
詳述するコントローラｂ３２４がアドレス変換を行って
いる。

ローカルバスａ３４５は、１Ｍバイトのメモリ空間を持
ち、メモリ空間の最下位部からＲＯＭ　ａ３４２、ＲＡ
Ｍａ３４３．コントローラａ　３４４゜コントローラｄ
３５４．回線ドライバ３７、ＡＤｅ３１１．コントロー
ラｃ３３４．コントローラｂ３２４．ＲＡＭｃ３３２．
ＲＡＭｂ３２２゜ＲＡＭｅ３１２を割り付けである。コ
ントローラｅ３１１．ＲＡＭｃ３３２．：Ｉシトローラ
３３４゜ＲＡＭｂ３２２．コントローラｂ３２４はロー
カルバスｅ３１３のメモリ空間と異なるが、このアドレ
ス変換は後で詳述するコントローラａ３４４で行ってい
る。

第５図は、第１図のメモリシェア部３１のコントローラ
ｅ３１１の一実施例の構成を示すブロック図である。コ
ントローラｅ３１１は、システムバス２２を制御するシ
ステムバス制御部３１１１、ローカルバスｅ３１３を制
御するローカルバスｅ制御部３１１３、システムバス２
２とローカルバスｅ３１３から同時にＲＡＭｅ３１２を
アクセスしたときのメモリ競合調停を行うＲＡＭ制御部
３１１２、起動フラグ３１１５．起動レジスタ３１１６
、報告フラグ３１１８．報告レジスタ３１１７及びロー
カルバスｅＭ合調停部３１１４３１１６は、システムバ
ス２２上のＣＰＵ２から主プロセッサ部３４のＣＰＵａ
３４１への動作指示の有無を示すフラグ、動作指示情報
を格納するレジスタであり、報告フラグ３１１８．報告
レジスタ３１１７は、主プロセッサ部３４のＣＰ　Ｕ　
ａ３４１からＣＰＵ２への報告を示すフラグ、報告情報
を格納するレジスタである。ローカルパスｅ競合調停部
３１１４は、ローカルバスａ　３１３．を主プロセッサ
部３４、副プロセッサ部３２、副プロセッサ部３３が使
用するためのバスアクセス競合調停を行う。

システムバス２２とローカルバスｅ３１３は独立した非
同期バスであり、お互いを意識せずにＲＡＭｅ３１２を
自由にアクセスしたい。そこで、ＲＡＭ制御部３１１２
では、先着順にＲＡ　Ｍ　ｅ３１２へのアクセス権を認
め、片方のバスがＲＡＭ　ｅ　３１２をアクセス中のと
き他方のバスからのアクセスを待たせる機能を有する。

次に、第５図を用いてシステムプロセッサ部２３から主
プロセッサ部３４への動作指示を、送信を例に説明する
。ＣＰＵ２はＲＡＭｅ３１２に送信データを設定し、起
動レジスタ３１１６に送信指示動作情報を設定した後、
起動フラグ３１１５をセットする。これにより、ローカ
ルバスｅ３１３を介してＣＰＵａ３４１に割り込み（Ｉ
　Ｎ　Ｔ　ｅ　）が発生し、ＣＰＴＪａ３４１はＣＰＵ
２から動作起動がかかったことを知る。その後、ＣＰＵ
ａ３４１は起動レジスタ３１１６の内容をＲＡＭａ３４
３内に退避し、起動フラグ３１１５をリセットした後、
動作指示内容にしたがってデータ送信を開始する。起動
フラグ３１１５はＣＰＵ２から読み出すことが可能であ
り、ＣＰＵ２は起動フラグ３１１５がリセットされたこ
とで、主プロセッサ部３４が次の動作指示を受は入れ可
能であることを知る。これは、主プロセッサ部３４がＣ
ＰＵ２からの動作指示を、紛失することなく連続的に受
は入れることを可能にするためのインタフェースである
。また、該処理は、データ通信とは非同期に、割り込み
処理として速やかに実行水に受信動作について説明する
。ＣＰ　Ｕ　ａ３４１はＬＡＰＤ処理部３５に受信デー
タをＲＡＭ　ｅ　３１２に転送することを指示する。Ｌ
ＡＰＤ処理部３５はデータをＲＡＭａ３１２に受信し、
受信動作を終結するとＣ：ＰＵａ３４１に割り込みで知
らせる。ＣＰＵａ３４１はＬＡＰＤ処理部３５の終結状
態を見て受信が正常に行われていたことを確認し、受信
報告情報を報告レジスタ３１１７に設定し、報告フラグ
３１１８をセノ１〜する。これによりＣＰＵ２へ割り込
みが発生し、ＣＰＵ２は、報告レジスタ３１１７の報告
情報を読み取った後、報告フラグ３１１８をリセッ１−
する。ＣＰＵａ３４１は報告フラグ３１１８がリセット
されたことで、次の主プロセッサ部３４からの報告をＣ
ＰＵ２が処理可能であることを知る。

これは、ＣＰＵ２がＣＰＵａ　３４１からの報告を、紛
失することなく連続的に受は入れることを可能にするた
めのインタフェースである。

起動レジスタ３１１６はＣＰｔＪ２から読みだし／書き
込み可能なレジスタ、報告レジスタ３１１７はＣＰ　Ｕ
　ａ　３４１から読みだし／書き込み可能なレジスタで
ある。いづれも、読み出しを可能としているのは、レジ
スタの故障チエツクを書き込み側のＣＰＵで行うためで
ある。

次にコントローラｅ３１１内のローカルバスｅ競合調停
部３１１４の動作概要を説明する。第５図中、バス使用
要求信号（ＲＥＱ）と使用許可信号（ＡＣＫ）は、主プ
ロセッサ部３４．副プロセッサ部３２、副プロセッサ部
３３がローカルバスｅ３１３の使用を要求する信号とそ
れに対して使用を許可する信号である。（ＡＤＲ）は、
１Ｍバイト空間を表す２０本のアドレス信号、（ＤＡＴ
Ａ）は、８ビツトからなるデータ信号、（ＡＥ）は、（
ＡＤＲ）が有効になったことを知らせるアドレスイネー
ブル信号、（Ｒ／Ｗ）は、読みだし／書き込みの方向を
表すリードライト信号、　　（ＲＤＹ）は、（ＤＡＴＡ
）が有効になったことを知らせるレディ信号であり、こ
れらの信号は、主プロセッサ部３４．副プロセッサ部３
２．副プロセッサ図は、−例として主プロセッサ部３４
がＲＡＭａ３１２を読み出す場合、書き込む場合のタイ
ムチャートを示す、同図（α）において、主プロセッサ
部３４からローカルバスｅ３１３の使用要求信号（ＲＥ
Ｑａ）をオンにすると、ローカルパスｅ競合調停部３１
１４では、バスの使用状況に調べ、ローカルバスｅ３１
３が使用中の場合は使用終了を待った後、使用許可信号
（八〇Ｋａ）をオンにして主プロセッサ部３４にバス使
用権を与える。主プロセッサ部３４では、（ＡＣＫａ）
がオンになると、（Ｒ／Ｗ）信号を読みだし方向にセッ
トし、読み出すＲＡＭａ３１２のアドレスを（ＡＤＨ）
に出力して（ＡＥ）をオンにする。

ローカルパスｅ制御部３１１３は、ローカルバスｅ３１
３の（Ａ　Ｄ　Ｒ）により、コントローラｅ３１１また
はＲＡＭｅ３１２がアクセスされたか否かを常時監視し
ている。

いま、（ＡＥ）、（ＡＤＨ）と（Ｒ／Ｗ）によりＲＡＭ
ｅ３１２に読みだし要求があったことが分かると、ロー
カルバスｅ制御部３１１３では。

ＲＡ　Ｍ　ｅ制御部３１１２にＲＡＭ　ｅ　３１２のデ
ータ読み出しを指示する。データが読み出されると、ロ
ーカルバスｅ制御部３１１３では、これを（ＤＡＴＡ）
信号に出力するとともに、（ＲＤＹ）信号をあらかじめ
決められた期間オンにする。主プロセッサ部３４では、
（ＲＤＹ）信号がオンになったタイミングで（ＤＡＴＡ
）からデータを取り出すことになる。終結の方法は、ロ
ーカルバスｅ競合調停部３１１４が（ＲＤＹ）がオンか
らオフになるのをみて（ＡＣＫａ）をオフにし、これに
より、主プロセッサ部３４では、（ＲＥＱａ）。

（Ｒ／Ｗ）＋　　（ＡＤＲ）、（ＡＥ）を直ちにオフに
する。（ＤＡＴＡ）は（ＲＤＹ）がオフになったタイミ
ングでオフになる。（ＲＤＹ）がオフになった後、規定
時間後にローカルバスｅ３１３は開放され、次の使用要
求を受は付けることができるようになる。

主プロセッサ部３４からＲＡＭｅ　３１２にデータを書
き込む方法も同様の手順となる。第６図（ｂ）において
、主プロセッサ部３４からローカルバスｅ３１３の使用
要求信号（ＲＥＱａ）をオンにすると、ローカルバスｅ
ｗｔ合調停部３１１４では、バスの使用状況を調べ、ロ
ーカルバスｅ３１３が使用中の場合は使用終了を待った
後、使用許可信号（ＡＣＫａ）をオンにして主プロセッ
サ部３４にバス使用権を与える。主プロセッサ部３４で
は、（ＡＣＫａ）がオンになると、（Ｒ／Ｗ）信号を書
き込み方向にセットし、書き込むＲＡＭｅ３１２のアド
レスとデータを（ＡＤＲ）。

（ＤＡＴＡ）に出力し、（ＡＥ）をオンにする。

ローカルパスｅ制御部３１１３は、ローカルバスｅ３１
３の（ＡＤＲ）により、コントローラｅ３１１またはＲ
ＡＭｅ３１２がアクセスされたか否かを常時監視してい
る。いま、（ＡＥ）、（ＡＤＨ）と（Ｒ／Ｗ）によりＲ
ＡＭｅ３１２に書き込み要求があったことが分かると、
ローカルバスｅ制御部３１１３では、ＲＡ　Ｍ　ｅ制御
部３１１２にＲＡＭｅ３１２へのデータ書き込みを指示
する。

ローカルバスｅ制御部３１１３では、データを書き込ん
でいる間（ＲＤＹ）信号をオンにする。終結の方法は、
ローカルバスａ！Ｉｔ合調停部３１１４が（ＲＤＹ）が
オンからオフになるのをみて（ＡＣＫａ）をオフにし、
これにより、主プロセッサ部３４では、（ＲＥＱａ）、
（Ｒ／Ｗ）、（ＡＤＲ）、（ＡＥ）を直ちにオフにする
。（ＤＡＴＡ）は（ＲＤＹ）がオフになったタイミング
でオフになる。（ＲＤＹ）がオフになった後、規定時間
後にローカルバスｅ３１３は開放され、次の使用要求を
受は付けることができるようになる。このローカルバス
ｅ競合調停部３１１４は上述の動作説明を基に、ゲート
アレイなどで簡単に構成できるので詳細説明を省略する
。

第５図のコントローラｅ３１１には、更にアダプタ識別
機能、ＲＡ　Ｍ　ｅ　３１２位置指定機能およびスロッ
ト識別機能がある。

アダプタ識別機能とは、１台のワークステージジンに同
一のアダプタを複数枚搭載したり、異なるアダプタと混
合させて使うことができるようにしたものである。アダ
プタ自身には、あらかじめ識別コードを割当てておき、
これをシステムプロセッサ部２３から読むことができる
。第５図において、コントローラｅ３１１を通信アダプ
タ３に実装すると、アダプタ・ボード（第１２図）から
アダプタＩＤ３１１９がコントローラｅ３１１に入力さ
れる。システムバス制御部３１１１では、アダプタＩＤ
レジスタ（図示せず）を有し、ＣＰＵ２からシステムバ
ス２２を通してくるアダプタＩＤ読みだし要求に対して
アダプタＩＤ３１１９を出力する。本実施例ではアダプ
タＩＤを２進の”１０１１”を用いるものとする。

ＲＡ　Ｍ　ｓ位置指定機能は、通信アダプタに内蔵して
システムプロセッサ部２３からも使うことのできるＲＡ
Ｍｅ３１２を、システムプロセッサ部２３からダイナミ
ックにロケーションできるようにしたものである。第５
図のシステムバス制御部３１１１にはＲＡ　Ｍ　ｅポイ
ンタ（図示せず）を持つ。ＲＡ　Ｍ　ａポインタはシス
テムバス２２から見たＲＡＭａ３１２の先頭位置を表す
レジスタで、システムプロセッサ部２３から最初に設定
される。

設定以降は、システムバス２２のアドレスとＲＡＭｅポ
インタを比較し、一致しているときにシステムバス制御
部３１１１はＲＡ　Ｍ　ｅ制御部３１１２にＲＡＭｅ３
１２への読みだし／書き込み要求を行う。

スロット識別機能は、１台のワークステーションに複数
のアダプタを挿入するスロット（第１６図参照）を用意
し、スロットには無関係に通信アダプタ３を挿入できる
ようにしたものである。第５図で、各スロットにはシス
テムバス２２の信号の他にユニークなスロット番号２２
１が設けられている。システムバス制御部３１１１では
、このスロット番号２２１を入力し、その番号に応じて
システムプロセッサ部２３から見た各種レジスタのアド
レスを変える。システムプロセッサ部２３から見えるレ
ジスタには、アダプタＩＤレジスタやＲＡ　Ｍ　ｅポイ
ンタ、第５図の起動フラグ３１１５゜起動レジスタ３１
１６．報告レジスタ３１１７゜報告フラグ３１１８があ
り、これらは、例えば、第７図に示すように、１６Ｍバ
イトのメモリ空間を持つシステムバス２２に対し、スロ
ット番号０は１６進で”Ｆ３００００−Ｆ３１ＦＦＦ’
″を割り付け、以降８にバイトごとに割り付ける。シス
テムバス制御部３１１１は例えば日立製作所層のワーク
ステーション、２０５０／３２に用いられているものと
同様のものを使用できる。

第８図は、第１図のコントローラｂ３２４の一実施例の
構成を示すブロック図である。コントローラｂ３２４は
、ローカルバスｅ３１３を制御するローカルバス制御部
３２４１、ローカルバスｂ３２５を制御するローカルパ
スｂ制御部３２４７゜起動フラグ３２４３．起動レジス
タ３２４４、報告フラグ３２４６、報告レジスタ３２４
５及びアドレス変換部３２４２からなる。起動フラグ３
２４３、起動レジスタ３２４４は、主プロセッサ部３４
のＣＰ　Ｕ　ａ　３４１からローカルバスｂ３２５のＣ
ＰＵｂ　３２１への動作指示の有無を示すフラグ、動作
指示情報を格納するレジスタであり、報告フラグ３２４
６．ＩＮ告レジスタ３２４５は、ＣＰＵｂ３２１からＣ
Ｐ　Ｕ　ａ　３４１　ヘの報告を示すフラグ、報告情報
を格納するレジスタである。

アドレス変換部３２４２は、ＲＡＭｂ３２２をローカル
バスｅ３１３からアクセスするとき、第４図に示したロ
ーカルバスｂ３２５へのアドレス変換を行う、ローカル
バスｅ３１３からローカルバスｂ３２５へのアクセスと
なるため、アドレス変換部３２４２のデータの流れは片
方向となる。

次に、第８図を用いて主プロセッサ部３４から。

副プロセッサ部３２への動作指示を、送信を例に説明す
る。ＣＰＵａ　３４１はＲＡ　Ｍ　ｅ、３１２に送信デ
ータを設定し、起動レジスタ３２４４に送信指示動作情
報を設定した後、起動フラグ３２４３をセットする。こ
れにより、ローカルバスｂ３２５を介してＣＰＵｂ３２
１に割り込みが発生し、ＣＰＵｂ３２１はＣＰＵａ３４
１から動作起動がかかったことを知る。その後、ＣＰＵ
ｂ３２１は起動レジスタ３２４４の内容をＲＡＭｂ３２
２内に退避し、起動フラグ３２４３をリセットした後、
動作指示内容にしたがってデータ送信を開始する。起動
フラグ３２４３はＣＰＵａ３４１から読みだす可能であ
り、ＣＰＵａ３４１は起動フラグ３２４３がリセットさ
れたことで、副プロセッサ部３２が次の動作指示を受は
入れ可能であることを知る。これは、副プロセッサ部３
２がＣＰＵａ　３４１からの動作指示を、紛失すること
なく連続的に受は入れることを可能にするためのインタ
フェースである。また、該処理は、データ通信とは非同
期に、割り込み処理として速やかに実行される。

次に受信動作について説明する。ｃｐｕｂ３２１はシリ
アルコントローラｂ３２３に受信データをＲＡＭｅ３１
２に転送することを指示する。

シリアルコントローラｂ３２３はデータを受信し、受信
動作を終結するとＣＰＵｂ　３２１に割り込みで知らせ
る。ＣＰＵｂ３２１はシリアルコントローラｂ３２３の
終結状態を見て受信が正常に行われていたことを確認し
、受信報告情報を報告レジスタ３２４５に設定し、報告
フラグ３２４６をセットする。これによりＣＰ　Ｕ　ａ
　３４１へ割り込みが発生し、ＣＰＵａ　３４１は、報
告レジスタ３２４５の報告情報を読み取った後、報告フ
ラグ３２４６をリセットする。ＣＰＵｂ３２１は報告フ
ラグ３２４６がリセットされたことで、次の副プロセッ
サ部３２からの報告をＣＰＵａ３４１が処理可能である
ことを知る。これは、ＣＰＵａ３４１がＣＰＵｂ３２１
からの報告を、紛失することなく連続的に受は入れるこ
とを可能にするためのインタフェースである。起動レジ
スタ３２４４はＣＰ　Ｕ　ａ　３４１から読みだし／書
き込み可能なレジスタ、報告レジスタ３２４５はＣＰＵ
ｂ３２１から読みだし／書き込み可能なレジスタである
。いづれも、読み出しを可能としているのは、レジスタ
の故障チエツクを書き込み側のＣＰＵで行うためである
。

信号３２４８はコントローラｂ３２４とコントローラｃ
３３４を識別するためのコントローラＩＤである。コン
トローラｂ３２４とコントローラ３３４は同一回路であ
り、コントローラＩＤ３２４８により２つを識別する。

ローカルバスＣ制御部３２４１では、ローカルバスｅ３
１３がアクティブ状態になったとき、コントローラＩＤ
３２４８を使って副プロセッサ部３２に書き込み／読み
だし要求がきたかどうかを判断する。

アドレス変換部３２４２では、コントローラＩＤ３２４
８を使って第４図のようなアドレス変換を行う。なお、
コントローラＩＤ３２４８は、ローカルバスｂ制御部３
２４７を通して副プロセッサ部３２のプログラムで読む
ことができる。

第９図は、第１図のコントローラＣ３３４の構成を示す
ブロック図である。コントローラＣ３３４は、ローカル
バスｅ３１３を制御するローカルバスＣ制御部３３４１
、ローカルバスＣ３３５を制御するローカルバスＣ制御
部３３４．７　。

起動フラグ３３４３．起動レジスタ３３４４、報告フラ
グ３３４６、報告レジスタ３３４５、アドレス変換部３
３４２からなる。起動フラグ３３４３、起動レジスタ３
３４４は、主プロセッサ部３４のＣＰＵａ３４１からロ
ーカルバスＣ３３５のＣＰ　Ｕ　ｃ　３３　］、への動
作指示の有無を示すフラグ、動作指示情報を格納するレ
ジスタであり、報告フラグ３３４６、報告レジスタ３３
４５は、ＣＰＵｃ３３１からＣＰＵａ３４１への報告を
示すフラグ、報告情報を格納するレジスタである。アド
レス変換部３３４２は、ＲＡＭｃ３３２をローカルバス
ｅ３１３からアクセスするとき、第４図に示したローカ
ルバスｃ３３５へのアドレス変換を行う。ローカルバス
ｅ３１３からローカルバスＣ３３５へのアクセスとなる
ため、矢印は片方向となる。

次に、第９図を用いて主プロセッサ部３４から副プロセ
ッサ部３３への動作指示を、送信を例に説明する。ＣＰ
Ｕａ３４１はＲＡ　Ｍ　ｓ　３１２に送信データを設定
し、起動レジスタ３３４４に送信指示動作情報を設定し
た後、起動フラグ３３４３をセットする。これにより、
ローカルバスＣ３３５を介してＣＰＵｃ３３１に割り込
みが発生し、ＣＰ　Ｕ　ｃ　３３１はＣＰＵａ３４１か
ら動作起動がかかったことを知る。その後、ＣＰＵｃ３
３１は起動レジスタ３３４４の内容をＲＡ　Ｍ　ｃ３３
２内に退避し、起動フラグ３３４３をリセットした後、
動作指示内容にしたがってデータ送信を開始する。起動
フラグ３３４３はＣＰＵａ３４１から読み出す可能であ
り、ＣＰＵａ３４１は起動フラグ３３４３がリセットさ
れたことで、副プロセッサ部３３が次の動作指示を受は
入れ可能であることを知る。これは、副プロセッサ部３
３がＣＰＵａ　３４１からの動作指示を、紛失すること
なく連続的に受は入れることを可能にするためのインタ
フェースである。また、該処理は。

データ通信とは非同期に、割り込み処理として速やかに
実行される。

次に受信動作について説明する。ＣＰ　Ｕ　ｃ３３１は
シリアルコントローラｃ３３３に受信データをＲＡ　Ｍ
　ｅ　３１２に転送することを指示する。

シリアルコントローラＣ３３３はデータを受信し、受信
動作を終結するとＣＰ　Ｕ　ｃ　３３１に割り込みで知
らせる。ＣＰ　Ｕ　ｃ　３３１はシリアルコントローラ
ｃ３３３の終結状態を見て受信が正常に行われていたこ
とを確認し、受信報告情報を報告レジスタ３３４５に設
定し、報告フラグ３３４６をセソトする。これによりＣ
ＰＵａ３４１へ割り込みが発生し、ＣＰＵａ　３４１は
、報告レジスタ３３４５の報告情報を読み取った後、報
告フラグ３３４６をリセットする。ＣＰＵｃ３３１は報
告フラグ３３４６がリセットされたことで、次の副プロ
セッサ部３３からの報告をＣＰＵａ３４１が処理可能で
あることを知る。

これは、ＣＰＵａ３４１がＣＰＵｃ３３１からの報告を
、紛失することなく連続的に受は入れることを可能にす
るためのインタフェースである。

起動レジスタ３３４４はＣＰＵａ　３４１から読みだし
／書き込み可能なレジスタ、報告レジスタ３３４５はＣ
ＰＵｃ３３１から読みだし／書き込み可能なレジスタで
ある。いづれも、読み出しを可能としているのは、レジ
スタの故障チエツクを書き込み側のＣＰＵで行うためで
ある。

信号３３４８はコントローラｂ３２４とコントローラｃ
３３４を識別するためのコントローラＩＤである。コン
トローラｂ３２４とコントローラ３３４は同一回路であ
り、コントローラＩＤ３３４８により２つを識別する。

ローカルバスＣ制御部３３４１では、ローカルバスｅ３
１３がアクティブ状態になったとき、コントローラＩＤ
３３４８を使って副プロセッサ部３３に書き込み／読み
だし要求がきたかどうかを判断する。アドレスＲ換部３
３４２では、コントローラＩＤ３３４８を使って第４図
のようなアドレス変換を行う。なお、コントローラＩＤ
３３４８は、ローカルバスＣ制御部３３を通して副プロ
セッサ部３３のプログラムで読むことができる。

第１０図は、第１図のコントローラａ３４４の構成を示
すブロック図である。コントローラａ３４４は、ローカ
ルバスｅ３１３を制御するローカルバスＣ制御部３４４
１、ローカルバスａ３４５を制御するローカルバスａ制
御部３４４３、アドレス変換部３４４２．割り込み制御
部３４４４からなる。アドレス変換部３４４２は、ＣＰ
Ｕａ３４１からコントローラｅ　３１１．　ＲＡＭｃ　
３３２．コントローラｃ　３３４　、　ＲＡ　Ｍ　ｂ　
３２２　、コントローラｂ３２４をアクセスするとき、
第４図に示したローカルバスｅ３１３へのアドレス変換
を行う。

ＣＰＵａ　３４１からの単方向アクセスとなるため、ア
ドレス変換部３４４２のデータの流れは片方向となる。

割り込み制御部３４４４は、コントローラｅ３１１の起
動フラグ３１１５からの割り込み信号Ｉ　Ｎ　Ｔ　ｅ　
、コントローラｂ３２４の起動フラグ３２４３からの割
り、込み信号・ｌＮＴｂ、コントローラｃ３３４の起動
フラグ３３４３からの割り込み信号ｌＮＴｃ、ＣＰＵｄ
３５１からの送受信終了割り込み信号、回線ドライバ３
７からの異常通知割り込み信号、ＣＰＵａ３４１内蔵の
ＤＭＡ制御部からのＡＤＰＣＭ終了割り込みの５つの割
り込み信号を論理和して、いずれかの信号がオンになっ
たとき、ローカルバスａ３４５を介してＣＰＵａ　３４
１に割り込みを発生する。　ＲＡ　Ｍ　ａ３１２に音声
を録音したり、これを再生出力するとき、ＣＰＵａ３４
１内蔵のＤＭＡ　（ダイレクト・メモリ・アクセス）と
ＡＤＰＣＭ３６１を組合せ、プログラムを介在すること
なく自動的に音声の入出力を行う、ＡＤＰＣＭ終了割り
込みは、あらかじめ設定したＤＭＡバイト数のデータを
転送終了したときに発生する割り込みである。ＣＰ　Ｕ
　ａ３４１では、ローカルパスａ制御部３４４３を通し
て割り込み要因を読みだし、発生した割り込みに対する
処理を行う、複数の割り込みが同時に発生したときは、
ＣＰＵａ　３４１でプライオリティを付け、プライオリ
ティの低い割り込みに対して。

割り込み制御部３４４４内のマスクレジスタ（図示せず
）により割り込みをマスクして待たせるようにする。

第１１図（α）は、第１図の回線切替回路３６２の構成
を示すブロック図である０回線切替回路３６２は、レジ
スタ３６２１．Ｂｌチャネル選択回路３６２２、Ｂ２チ
ャネル選択回路３６２３からなる。レジスタ３６２１は
、Ｂ１チャネル、Ｂ２チャネル切替情報を記憶するレジ
スタで、ローカルバスａ３４５を介してＣＰＵａ３４１
からセットされる。同図（ｂ）に示すようにレジスタ３
６２１は８ビツトのレジスタで、４ビツトづつＢ１チャ
ネル選択回路３６２２．Ｂ２チャネル選択回路３６２３
に出力される。Ｂ１チャネル選択回路３６２２では、回
線ドライバ３７で分離されたＢ１チャネル３７３を、レ
ジスタ３６２１の内容にしたがって、シリアルコントロ
ーラｂ３２３の回線３２６、シリアルコントローラＣ３
３３の回線３３６．Ｃ０ＤＥＣ３６３，ＡＤＰＣＭ３６
１のいずれかまたは複数に接続する。Ｂ２チャネル選択
回路３６２３でも同様に、回線ドライバ３７で分離され
たＢ２チャネル３７４を、レジスタ３６２１の内容にし
たがって、シリアルコントローラｂ３２３の回線３２６
、シリアルコントローラｃ３３３の回線３３６、Ｃ０Ｄ
ＥＣ３６３゜ＡＤＰＣＭ３６１のいずれかまたは複数に
連続する。Ｂｌチャネル選択回路３６２２の選択回線と
Ｂ２チャネル選択回路３６２３の選択回線は論理和され
る。Ｂ１またはＢ２チャネルはハンドセット３６５につ
なぐと同時にＲＡＭｅ３１２にも録音することができる
。この場合、レジスタ３６２１は２ｉ９で”１１０００
０００　”または”００００１１００’″をセットすれ
ばよい。ハンドセット３６５とＲＡＭｅ３１２でローカ
ルに録音・再生を行う場合は、レジスタ３６２１に、上
記同様に、２進−’Ｃ”’　１１００００００”または
”００００１１００　”をセットするとともに、回線ド
ライバ３７にＢ１チャネル３７３またはＢ２チャネル３
７４をオープンにしてｌ５ＤＮ網３７１と切り離すよう
に指示すればよい。

第１２図は、第１図の通信アダプタ３の実装の例を示す
図である。通信アダプタ３は３３５ｍｍＸ１００ｍｍの
サイズのボード５０に納めである。

図中のＸｔａｌｌは１９．６６０８ＭＨｚの水晶発信器
であり、コントローラｅ３１１で波形整形し、マルチプ
レクサでＣＰＵａ３４１．ＣＰＵｂ３２１、ＣＰＵｃ３
３１の３つのＣＰＵに出力する。Ｘｔａ１２は１６．３
８４ＭＨｚの水晶発信器であり、コントローラａ３４４
で波形整形し、２分周して、８．１９２ＭＨｚのクロッ
クをＡＤＰＣＭ３６１とＬＡＰＤ処理部３５に出力する
。

Ｘｔａ１３は１２．２８８ＭＨｚの水晶発信器であり、
回線ドライバ３７に直接接続される。横長、縦長の長方
形はすべて回路をドライブするためのモジュールタイプ
のプルアップ抵抗である。リレーは、通信アダプタ３が
無通電のときに通信アダプタ３からｌ５ＤＮ網３７１を
切り離すためのものである。２つのパルストランスは、
送信信号、受信信号の直流分をカットして交流結合させ
るためのものである。無記名のＩＣ４１、システムバス
２２とローカルバスｅ３１３のアドレス信号の一部をＲ
ＡＭｅ３１２に供給するためのマルチプレクサ、ローカ
ルバスｅ３１３とローカルバスａ３４５のアドレス信号
の一部を直結するための回路である。本通信アダプタ３
は下側のコネクタ５１によりワークステーション１００
本体に挿入。

接続される。ワークステーション１のきょう体装置は、
例えば第１６図に示すようになっている。

このＷＳＩにはオプションスロットがＮ＋１１からＮα
７まであり、第°１２図の通信アダプタ３はＮＣｈ１〜
Ｎα５の空スロット１０３のどこでも搭載することがで
きる。同図のきよう体装置は日立製作所製のワークステ
ーション２０５０／３２であり５Ｎα１〜Ｎα５のスロ
ット１０３を用いるとき、対応するダミーパッケージ１
０７を取りのぞく必要がある。第１図のＣＰＵ２．メイ
ンメモリ２１はＣＰＵパッケージ１０１．基本メモリパ
ッケージ１０５に対応する。

第１３図は通信アダプタ３の動作例を示すフローチャー
トである。通信アダプタ３に電源が入ると、主プロセッ
サ部３４のＲＯＭａ３４２のプログラムのＯ番地からＣ
ＰＵａ３４１で実行される。ＣＰＵｄ　３５１はＲＯＭ
ｄ　３５２（７）Ｏ番地から実行される。一方、ＣＰＵ
ｂ３２１．ＣＰＵｃ３３１は、コントローラｂ　３２４
．コントローラＣ３３４がローカルバスｂ３２５．ロー
カルバスｃ３３５にリセットを発行しているため、停止
状態にある。ＣＰ　Ｕ　ａ　３４１は、同図（α）のス
テップＡ１でＣＰＵａ　３４１からアクセスできるメモ
リやレジスタをすべて読みだし／書き込みチエツクを行
い、ステップＡ２でコントローラｅ３１１を通してＣＰ
Ｕ２にチエツク結果を報告し、ステップＡ３でＣＰＵ２
からの起動を待つ。

Ｃ’Ｐ　Ｕ　２価等プログラムローディングの動作指示
がくると、ＣＰＵａ３４１は、ステップＡ４でＲＡＭｅ
３１２からＲＡＭａ３４３にプログラムをローディング
し、ローディングが終ると、ステップＡ５でローディン
グ終了報告をＣＰＵ２に行い、ＲＡＭａ３４３のプログ
ラムにジャンプする。ＲＡＭａ３４３のプログラムでは
、ステップＡ６でＣＰ　Ｕ　ａ　３４１への割り込みを
受付可能状態にし、ステップＡ７でＣＰＵ２からの起動
を待ち続ける。ＣＰＵ２からの起動はすべて割り込みｌ
ＮＴｅで受ける。

同図（ｂ）において、ＣＰＵａ３４１がＣＰＵ２から”
ＣＰＵｂプログラムローディング″起動を受けると、ス
テップＢ１で、あらかじめ決められたＲＡＭ　ｅ　３１
２のＣＰＵｂプログラムエリアからＲＡＭｂ３２２にプ
ログラムを転送し、ステップＢ２でコントローラｂ３２
４にローカルバスｂ３２５のリセットを解除を指示する
。これにより、ＣＰＵｂ３２１はＲＡＭｂ３２２のプロ
グラムの０番地から実行する。ローディングを終了しＣ
ＰＵｂ３２１を起動すると、ＣＰＵａ３４１は。

ＣＰＵ２に対してステップＢ３でＣＰＵｂプログラムロ
ーディングが終了した旨を報告し、割り込み処理を抜け
て、もとのステップＡ７へ戻り次の割り込みを待つ。

ＣＰＵａ３４１がＣＰＵ２から”ＣＰＵｂ送信１′起動
を受けると、ステップＢ４で、コントローラｂ３２４を
通してＣＰＵｂ３２１に″送信”起動をかけて割り込み
処理を抜け、もとのステップＡ７へ戻り次の割り込みを
待つ。送信データはＲＡＭｅ３１２のＣＰＵｂ用送信バ
ッファに格納されている。送信終了はｌＮＴｂ割り込み
処理の中で行う。

ＣＰＵａ３４１がＣＰＵ２から”ＣＰＵｃプログラムロ
ーディング″起動を受けると、ステップＢ５で、あらか
じめ決められたＲＡＭｅ３１２のＣＰＵｃプログラムエ
リアからＲＡＭｃ３３２にプログラムを転送し、ステッ
プＢ６でコントローラＣ３３４にローカルバスｃ３３５
のリセットを解除を指示する。これにより、ＣＰ　Ｕ　
ｃ　３３１はＲＡＭｃ３３２のプログラムのＯ番地から
実行する。ローディングを終了しＣＰＵｃ３３１を起動
すると、ＣＰ　Ｕ　ａ　３４１は、ＣＰＵ２に対してス
テップＢ７でＣＰＵｃプログラムローディングが終了し
た旨を報告し、割り込み処理を抜けて、もとのステップ
Ａ７へ戻り次の割り込みを待つ。

ＣＰＵａ　３４１がＣＰＵ２から”ＣＰ　Ｕ　ｃ送信″
起動を受けると、ステップＢ８で、コントローラＣ３３
４を通してＣＰＵｃ３３１に”送信”起動をかけて割り
込み処理を抜け、もとのステップＡ７へ戻り次の割り込
みを待つ。送信データはＲＡＭｅ３１２のＣＰＵｃ用送
信バッファに格納されている。送信終了はｌＮＴｃ割り
込み処理の中で行う。

ＣＰＵａ３４１がＣＰＵ２から′″呼設定″起動を受け
ると、ステップＢ９で、ＣＴＣ，ＩＴＴ勧告１．４５１
にしたがって呼制御処理を行い、ステップＢＩＯで、Ｌ
ＡＰＤ処理部３５に″呼設定″′起動をかけて割り込み
処理を抜け、もとのステップＡ７へ戻り次の割り込みを
待つ。呼設定のための詳細情報は、ＲＡＭｅ３１２のＣ
Ｐ　Ｕ　ａ用送信バッファに格納されている。呼設定終
了報告はＩＮＴｄ割り込み処理の中で行う。

ＣＰＵａ　３４１がＣＰＵ２から”Ｄチャネルパケット
送信″起動を受けると、ステップＢｌｌで、ＬＡＰＤ処
理部３５に′″パケット送信″起動をかけて割り込み処
理を抜け、もとのステップＡ７へ戻り次の割り込みを待
つ、送信データは、ＲＡＭｅ３１２のＣＰＵａ用送信バ
ッファに格納されている。Ｄチャネルパケット送信終了
報告はＩＮＴｄ割り込み処理の中で行う。

ＣＰ　Ｕ　ａ　８４１がＣＰＵ２から”回線ドライバ起
動を受けると、ステップＢ１２で、回線ドライバ３７に
ｌ５ＤＮ回線を活性状態にすることを指示し、ステップ
Ｂ１３で、ＣＰＵ２に回線ドライバ起動終了報告を行っ
て割り込み処理を抜け、もとのステップＡ７へ戻り次の
割り込みを待つ。回線ドライバ３７では、ｌ５ＤＮのレ
イヤ１プロトコルにしたがってｌ５ＤＮ回線を使用可能
状態にする。

ＣＰＵａ３４１がＣＰＵ２から”Ｃ０ＤＥＣ”起動を受
けると、ステップＢ１４で、Ｃ０ＤＥＣ３６３に動作モ
ードを設定し、ステップＢ１５で、ＣＰＵ２に終了報告
を行って割り込み処理を抜け。

もとのステップＡ７へ戻り次の割り込みを待つ。

Ｃ０ＤＥＣ３６３への動作モード情報は、ＲＡＭｅ３１
２のＣＰ　Ｕ　ａ用初期設定ブロックに格納されている
。

ＣＰＵａ３４１がＣＰＵ２から”ＡＤＰＣＭ”起動を受
けると、ステップＢ１６で、ＡＤＰＣＭ３６１及びＣＰ
　Ｕ　ａ　３４１内蔵のＤＭＡ制御部に動作モードを設
定して割り込み処理を抜け、もとのステップＡ７へ戻り
次の割り込みを待つ、動作モード情報は、ＣＰＵ２が起
動するときコントローラｅ３１１の起動レジスタ３１１
６に格納する。ＡＤＰＣＭ終了報告はＣＰＵａ　３４１
内蔵のＤＭＡからの割り込み処理の中で行う。

ＣＰＵａ　３４１がＣＰＵ２から″１回回線切替回路を
受けると、ステップＢ１７で、回線切替回路３６２に切
替情報を設定し、ステップＢ１８で、ＣＰＵ２に終了報
告を行って割り込み処理を抜け。

もとのステップＡ７へ戻り次の割り込みを待つ。

回線切替情報はＲＡＭｅ３１２の起動レジスタ３１１６
で渡される。

ＣＰ　Ｕ　ａ　３４１がＣＰＵｂから”送信完了”起動
を受けると、第１４図（ＣＬ）のステップＣ１で、ＣＰ
Ｕ２に送信完了の旨を報告して割り込み処理を抜け、も
とのステップＡ７へ戻り次の割り込みを待つ。

ＣＰＵａ３４１がＣＰＵｂから”受信″報告を受けると
、ステップＣ２で、ＣＰＵ２に受信があった旨を報告し
て割り込み処理を抜け、もとのステップＡ７へ戻り次の
割り込みを待つ。受信データは、ＲＡ　Ｍ　ｅ　３１２
のＣＰＵｂ用受信バッファに格納されており、データ位
置、データ長等の受信詳細情報は、コントローラｂ３２
４の報告レジスタ３２４５に格納されており、これをコ
ントローラｅ３１１の報告レジスタ３１１７にコピーし
てＣＰＵ２に通知する。

ＣＰＵａ３４１がＣＰＵｃから”送信完了″起動を受け
ると２第１４図（ｂ）のステップＤ１で。

ＣＰＵ２に送信完了の旨を報告して割り込み処理を抜け
、もとのステップＡ７へ戻り次の割り込みを待つ。

ＣＰＵａ　３４１がＣＰＵｃから”受信”報告を受ける
と、ステップＤ２で、ＣＰＵ２に受信があった旨を報告
して割り込み処理を抜け、もとのステ・ツブＡ７へ戻り
次の割り込みを待つ、受信データは、ＲＡＭｅ３１２の
ＣＰＵｃ用受信バッファに格納されており、データ位置
、データ長等の受信詳細情報は、コントローラｃ３２４
の報告レジスタ３２４５に格納されており、これをコン
トローラｅ３１１の報告レジスタ３１１７にコピーして
ＣＰＵ２に通知する。

ＣＰ　Ｕ　ａ　３４１がＬＡＰＤ処理部３５から”パケ
ット送信完了”報告を受けると、第１４図（ｃ）のステ
ップＥ１で、ＣＰＵ２にｐチャネルパケット送信完了の
旨を報告して割り込み処理を抜け。

もとのステップＡ７へ戻り次の割り込みを待つ。

ＣＰ　Ｕ　ａ　３４１がＬＡＰＤ処理部３５から”受信
″報告を受けると、ステップＥ２で、ＣＰＵ２に受信が
あった旨を報告して割り込み処理を抜け、もとのステッ
プＡ７へ戻り次の割り込みを待つ。

受信データは、ＲＡＭｅ３１２のＣＰＵａ用受信バッフ
ァに格納、されており、データ位置、データ長等の受信
詳細情報は、コントローラｅ３１１の報告レジスタ３１
１７を使ってＣＰＵ２に通知する。

ＣＰＵａ３４１がＬＡＰＤ処理部３５から”着呼”報告
を受けると、ステップＥ４で、ＣＰＵ２に着呼があった
旨を報告して割り込み処理を抜け、もとのステップＡ７
へ戻り次の割り込みを待つ。

着呼した詳細情報は、ＲＡＭｅ３１２のＣＰＵａ用受信
バッファに格納されている。

回線ドライバ３７はｌ５ＤＮ回線が非活性状態になった
り、同期が外れたりした時に割り込みを発生する。ＣＰ
Ｕａ３４１が回線ドライバ３７から割り込みを受けると
、第１４図（ｄ）のステップＦ１で、ＲＡ　Ｍ　ａ　３
１２の障害ロギングエリアに回線障害内容をロギングし
、ステップＦ２で、ＣＰＵ２に回線に障害があった旨を
報告して割り込み処理を抜け、もとのステップＡ７へ戻
り次の割り込みを待つ。

ＣＰＵａ３４１がＣＰＵａ３４１内蔵のＤＭＡ制御部か
ら割り込みを受けると、第１４図（ｅ）のステップＧ１
で、ＣＰＵ２にＡＤＰＭ動作終了した旨を報告して割り
込み処理を抜け、もとのステップＡ７へ戻り次の割り込
みを待つ。

次に、ＣＰＵｂ３２１の動作について第１５図を用いて
説明する。ここでは、ＣＰ　Ｕ　ａ　３４１からの起動
は割り込みを用いずにフラグセンスで行うものとする。

最初に、同図（α）のステップＨ１で、シリアルコント
ローラｂ３２３を初期化して受信準備を行い、ステップ
Ｈ２でＣＰＵａ３４１から起動があったか否かを調べる
。もし起動があった時には、ステップＨ３で、ＨＤＬＣ
−ＢＡによる送信処理を行った後、ステップＨ４でＣＰ
Ｕａ　３４１に送信終了報告を行い、ステップＨ２にも
どる。ステップＨ２でＣＰＵａ　３４１からの起動が無
かったときは、ステップＨ５で受信状態を調べ、受信が
あったときはステップＨ６でＨＤＬＣ−ＢＡによる受信
処理を行った後、ステップＨ７でＣＰＵａ３４１に受信
があった旨を報告し、ステップＨ２にもどる。ステップ
Ｈ５で受信が無かったときはそのままステップＨ２にも
どる。

ＣＰＵｃ３３１の動作について説明する。ここでは、Ｃ
ＰＵａ３４１からの起動は割り込みを用いずにフラグセ
ンスで行うものとする。最初に、第１５図（ｂ）のステ
ップエ１で、シリアルコントローラｃ３３３を初期化し
て受信準備を行い、ステップエ２でＣＰＵａ３４１から
起動があったか否かを調べる。もし起動があった時には
、ステップＩ３で、ＨＤＬＣ−ＢＡによる送信処理を行
った後、ステップエ４でＣＰ　Ｕ　ａ　３４１に送信終
了報告を行い、ステップエ２にもどる。ステップエ２で
ＣＰＵａ　３４１からの起動が無かったときは、ステッ
プエ５で受信状態を調べ、受信があったときはステップ
Ｉ６でＨＤＬＣ−ＢＡによる受信処理を行った後、ステ
ップエフでＣＰＵａ３４１に受信があった旨を報告し、
ステップＩ２にもどる。ステップエ５で受信が無かった
ときはそのままステップＩ２にもどる。

ＣＰＵｄ　３５１の動作については日本電気のμＰＤ７
２３０５を用いるのでここでは説明を省略する。

第１図の実施例では、副プロセッサ部３２．副プロセッ
サ部３３はそれぞれＲＡＭｂ３２２゜ＲＡＭｃ３３２を
持ち、このＲＡＭに主プロセッサ部３４からプログラム
をダウンローディングする方法をとっているが、ＲＡＭ
ｂ３２２．ＲＡＭｃ３３２のかわりに伝送制御手順のプ
ログラムを書き込んだＲＯＭを用いれば、プログラムを
ダウンローディングする手間が省ける。

副プロセッサ部３２．副プロセッサ部３３全体をそれぞ
れ１チツプマイコンに置き換えれば、第１２図のパッケ
ージがさらに小型になる。このとき、本実施例のように
、プログラムをＲＡＭｂ３２２、　ＲＡＭｃ　３３２に
ダウンローディングしてもよいし、これらのＲＡＭのか
わりに上記のようなプログラムをあらかじめ書き込んだ
ＲＯＭを用いることもできる。

更に、第１図の実施例では、副プロセッサ部３２．３３
はＲＯＭを持たないため、電源投入時はリセットされた
状態で停止しており、主プロセッサ部３４からプログラ
ムをダウンローディングしてもらうまでは動けない、そ
こで、主プロセッサ部３４の中のＲＯＭａ３４２を副プ
ロセッサ部３２．３３から使えるようにする。まず、Ｒ
ＯＭａ３４２のメモリ空間を３つに分割する。具体的に
は、第４図のローカルバスミメモリ空間にあるＲ　ＯＭ
　ａを３分割し、その中の２つをローカルパスＣメモリ
空間およびローカルパスＣメモリ空間の最下位部にマツ
ピングし、ＲＡＭｂ、ＲＡＭｃはその上にロケーシｊン
する。これは、第８図コントローラｂ３２４のアドレス
変換部３２４２゜第９図コントローラｃ３３４のアドレ
ス変換部３３４２、第１０図コントローラａ３４４のア
ドレス変換部３４４２のアドレスマツピング内容を変更
し、本実施例で禁止している副プロセッサ部３２．３３
から主プロセッサ部３４のハードウェア資源へのアクセ
スを許可するようにコントローラｂ３２４．コントロー
ラｃ３３４．コントローラａ３４４を修正する。このよ
うにすれば、副プロセッサ部３２．３３は、電源投入と
同時にＲＯＭａ３４２のプログラムを動かすことができ
、自己診断や自分自身でプログラムをＲＡＭにローディ
ングすることができる。また、ＲＡＭを含むハードウェ
アが故障してもＲＯＭを使って故障解析を行うことがで
きる。

更に又、第１図の実施例において、ＬＡＰＤ処理部３５
を取り除けばｌ５ＤＮ以外の多重回線の制御が可能にな
り、副プロセッサ部を追加していけば複数回線の制御も
可能になる。

また更に、第１図の実施例で、ＬＡＰＤ処理部３５と回
線ドライバ３７を取り除けば２回線を直接接続し制御す
ることができ、副プロセッサ部を追加していけば複数回
線の制御も１枚の通信アダプタで可能になる１例えば、
第２図のＧＷ１３゜１４において、ＬＡＮ側の通信制御
を第１図の副プロセッサ部で処理すれば、ＬＡＮからの
通信データが共有メモリＲＡＭｅ３１２を介してそのま
まｌ５ＤＮに送信できるので、システムプロセッサの深
が軽くなるとともにデータの移動が無いのでスループッ
トが向上する。

第１図でローカルバスｂ３２５とローカルバスＣ３３５
を１本のバスにしコントローラｂ３２４とコントローラ
ｃ３３４を１つにまとめることができる。この場合、１
つのバス上でＣＰＵが２細動作するため、第１図の実施
例よりも性能が多少劣化するが１例えば、ＲＡＭｂ３２
２にＨＤＬＣ−ＢＡの処理プログラム、ＲＡＭｃ３３２
にＨＤＬＣ−ＵＮの処理プログラムをあらかじめローデ
ィングしておけば、ＨＤＩＣ，−ＢＡとＨＤＬＣ−ＵＮ
を２個のＣＰＵで同時に動かすことができるし、必要に
応じてＲＡＭｂ　３２２のＨＤＬＣ−ＢＡプログラム１
つを２１ＩのＣＰＵで共有して使うこともできる。この
ようにすれば、伝送制御手順を度更する度にＲＡＭｅ３
１２からプログラムをダウンローディングする必要がな
く、ＲＡ　Ｍ　ｅ３１２に副プロセッサ用プログラムを
常駐させておかなくて済む。

〔発明の効果〕

以上説明したように、本発明によれば、複数の通信用プ
ロセッサが独立に動作するので、通信路ごとに異なる通
信手順で、高速通信が実現できる。

また、共有メモリを用いてデータの受は渡しを行うので
、回路が小さくてすみ、小型１ボ一ド通信アダプタが実
現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すワークステーションの
ブロック構成図、第２図は本実施例を利用したネットワ
ーク構成図、第３図は共有メモリの記憶状態を表した図
、第４図はローカルバスのメモリ空間を表した図、第５
図、第８図、第９図、第１０図、第１１図は第１図の代
表ブロックの詳細構成図、第６図はローカルバスのタイ
ムチャート図、第７図はスロットに対応したメモリマツ
プを示す図、第１２図は通信アダプタの実装図、第１３
図、第１４図、第１５図は通信アダプタの動作の一例を
示すフローチャート、第１６図はワークステーションの
きょう体装置を示す図である。１・・・ワークステーション、２３・・・システムプロ
セッサ部、３・・・通信アダプタ、３４・・・主プロセ
ッサ部、３２．３３・・・副プロセッサ部、３５・・・
ＬＡＰＤ処理部、３６・・・Ｂチャネル制御部、３７・
・・回線ドライバ。嵩図稟図纂 ÷・図集図（ａ）第図ａ４ルハスＣコ１３纂図察図稟図纂　ＩＩ　　図（Ｑ−）（ｂ）纂！３図（′ｈ）第図（ｆＬ）（ｂ）（ｃＬ）（ｅ）嵩　１５　　図（■ （ｂ）

Claims

【特許請求の範囲】

（１）複数の通信路をサポートするシステムにおいて、
通信処理を行う主プロセッサと１乃至複数の副プロセッ
サを設け、システムプロセッサと該主プロセッサ間、該
主プロセッサと該副プロセッサの間に動作指示、報告手
段を設け、該主プロセッサ、該副プロセッサがそれぞれ
独立に動作して、前記複数の通信路を同じ又は異なる通
信手順で制御することを特徴とするマルチ回線通信制御
方式。
（２）前記システムプロセッサ、前記主プロセッサ、及
び前記副プロセッサの間で共有するメモリを持ち、該共
有メモリを用いて情報交換することを特徴とする請求項
１記載のマルチ回線通信制御方式。
（３）前記副プロセッサで１乃至複数個の通信制御プロ
グラムを共有することを特徴とする請求項１記載のマル
チ回線通信制御方式。
（４）請求項１、２、又は３記載のマルチ回線通信制御
方式において、前記通信路を多重化する手段を設け、多
重化通信路を１枚の通信アダプタで制御するようにした
マルチ回線通信制御方式。
（５）複プロセッサ間通信に用いられるプロセッサであ
って、他プロセッサからの起動に対し自プロセッサに割
り込みを発生する起動フラグと、自プロセッサから他プ
ロセッサに対し割り込みを発生する報告フラグを備えた
ことを特徴とするプロセッサ。
（６）通信制御を行う前記主プロセッサと、前記副プロ
セッサと、情報交換のための前記共有メモリを同一アダ
プタ上に設けた請求項１又は２記載のマルチ回線通信制
御用アダプタ。
（７）前記通信路への接続口と、前記システムプロセッ
サへの接続口と、電話への接続口とを同一アダプタ上に
設けたことを特徴とする請求項１又は２記載の通信制御
用アダプタ。