JPH02215158A - Ｂｉ―ＣＭＯＳデバイス製造方法 - Google Patents

Ｂｉ―ＣＭＯＳデバイス製造方法

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JPH02215158A
JPH02215158A JP1328605A JP32860589A JPH02215158A JP H02215158 A JPH02215158 A JP H02215158A JP 1328605 A JP1328605 A JP 1328605A JP 32860589 A JP32860589 A JP 32860589A JP H02215158 A JPH02215158 A JP H02215158A
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polysilicon
bipolar
emitter
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ニボ・ロベド
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、Ｂｉ−ＣＭＯ８半導体デバイスを製造する方
法に関し、より詳しくは、垂直バイポーラＮＰＮ及びＰ
ＮＰ部品を備えたＢｉ−ＣＭＯＳデバイスを製造する製
造技法に関する。
Ｂ、従来の技術及びその課題 Ｂ　ｉ−０ＭＯ８技術（１枚の半導体基板上にバイポー
ラ・トランジスタと０ＭＯ８）ランジスタを取り付ける
）は、高い電力消費なしに（バイポーラだけよりはるか
に低い電力消費で）高い性能（０ＭＯ８だけよりも良い
性能）を発揮できるので、ますます魅力的なデバイス技
術となって来た。
このようなり１−ＣＭＯＳデバイスを製造する上で認め
られている欠点の１つは、このような高性能ＣＭＯ３と
バイポーラ部品を同一チップ上に作製するのに必要な処
理が増大することである。これまで、当技術分野におけ
る技術は、各技術で既知の個別の処理段階を組み合わせ
て、組合せ処理手順にすることであった。これは、過度
に複雑な処理計画をもたらす結果となり、この計画は、
多すぎる処理段階を含み、時間がかかり高価であるので
望ましくない。したがって、パイボーラ工程段階とＣＭ
Ｏ８工程段階をより大きく統合して製造できる１、Ｂ　
ｉ　−ＣＭＯＳデバイスの必要がますます増大してきた
。
処理の複雑さを減少するため、本発明は、当明細書では
、バイポーラ・デバイス及びＣＭＯＳデバイスと両立す
るように特別に開発された構造体を取り込んでいる。今
や、この構造によって、処理段階が共用でき、Ｂｉ−０
ＭＯ８製造を簡易化している。
代表的な例として、下記の製造段階を組み込むことによ
って、処理の複雑性の著しい減少が、達成できる。
１）他の機能を有する段階を利用して、サブコレクタに
達するリーチ・スルーを形成する製造段階、２）　フィ
ールド分離前に、自己整合した取外し可能酸化物マスク
を用いて、自己整合絶縁を施したしきい値調整／ウェル
・インブラント（ｗｅ　ｌ　ｌｆｍｐｌａｎｔ）を１個
のマスクに組み合わせる製造段階、 ３）ペディスタル及びベースを自己整合しながら、エミ
ッタ・ベースのパンチ・スルーを防止するためレジスト
・エッチバック方式を使用する製造段階、 ４）余分のマスク段階を使用する必要がなく、ＦＥＴで
のゲート酸化物を維持しながら、エミッタでゲート酸化
物の除去を実現する製造段階。
この分野では、これらの工程段階のいくつかが、個別的
基礎で実行されてきた。たとえば、米国特許ＩＫ４７２
１６８８号明細書では、マスキング段階の削減が、はう
素のインブラント即ち注入をエピタキシャル層表面でマ
スキングなしに実行し、砒素インブラントをエピタキシ
ャル層表面の所定の個所で適当なマスクにより実行する
ことによって、教示されている。ただし、このマスキン
グ段階の削減は、零Ｂｆ−ＣＭＯ８製造のマスキング段
階の統合化による削減とは無関係である。
さらに、この分野で既知の、Ｂｉ−ＣＭＯＳデバイス製
作のための他の処理技法がある。米国特許第４４８４３
８８号明細書は、Ｂｉ　−０ＭＯ８構造を形成する方法
を開示しているが、この場合、異なるＢｉ−ＣＭＯＳデ
バイスが、ベースに自己整合したエミッタを形成する段
階と、ゲート酸化物をエミッタの上に形成する段階とを
含む、関連のない工程によって製作される。
Ｂｉ−０ＭＯ８の製造における関連する教示のもう１つ
の例は、米国特許第４７３７４７２号明細書である。こ
の特許明細書は、バイポーラ・デバイスがポリシリコン
接触部を使用する自己整合トランジスタとなっている、
Ｂｉ−ＣＭＯＳデバイスの製造工程を開示している。こ
のデバイスは、より複雑な製造工程を必要とし、また、
異なる構造を有する。
自己整合型ポリシリコン・トランジスタの技術分野にお
けるもう１つの教示は、ＩＥＥＥＥｌｅｃｔｒｏｎ　Ｄ
ｅｙｉｃｅ　Ｌｅｔｔｅｒｓ１第９巻、１９８８年５月
に所載の、「進歩したＢｉ−０ＭＯ８技術の硅化させた
自己整合型狭幅ポリシリコン・エミッタ・トランジスタ
における電流利得の増加及び周辺６−ス電流の抑制（Ｉ
ｎｃｒｅａｓｅｄ　Ｃｕｒｒｅｎｔ　Ｇａ１ｎａｎｄ　
５ｕｐｐｒｅｓｓｉｏｎ　ｏｆ　Ｐｅｒｉｐｈｅｒａｌ
　Ｂａ５ｅ　Ｃｕｒｒｅｎｔｉｎ　　５ｉｌｉｃｉｄｅ
ｄ　　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　　Ｈａｒｒｏｗ　　
ＷｉｄｔｈＰｏｌｙｓｉｌｉｃｏｎ−Ｅｍｉｔｔｅｒ　
　Ｔｒａｎｓｉｓｔｏｒｓ　　ｏｆ　　ａｎ　　Ａｄｖ
ａｎｃｅｄＢｉ−ＣＭＯＳ　Ｔｅｃｈｎｏｌｏｇｙ）　
Ｊと題する論文に見られる。
この中で、Ｂｉ−ＣＭＯＳデバイスの電流利得が、軽ド
ープ外因性ベース領域（ＬＤＥＢ）を酸化物側壁スペー
サ下方に導入することにより改善されると教示している
。ただし、軽ドープ外囚性ベース領域を組み入れること
は、単純な工程修正であり、Ｂｉ−ＣＭＯＳデバイス製
造の統合を教示していない。
Ｃ０課題を解決するための手段 したがって、本発明の目的は、バイポーラ・デバイス及
びＣＭＯＳデバイスの製造を統合する共通の段階を含む
、Ｂｉ−ＣＭＯＳデバイスを製造する工程を開発するこ
とである。
本発明の目的には、Ｂｉ−ＣＭＯＳデバイス製造の処理
段階を利用する場合に、より単純で、より有効な工程を
開発することも含まれる。
本発明の目的には、垂直ＮＰＮ部品と垂直ＰＮＰ部品の
両方を含む、Ｂｉ−ＣＭＯＳデバイスを製造する工程を
開発することも含まれる。
垂直ＰＮＰ及びＮＰＮバイポーラ・デバイスの組込みと
組み合わせたより少ない処理段階を使用して、Ｂｉ−Ｃ
ＭＯＳデバイスを製造する方法を、開示する。ＦＥＴ構
造体により近く、より両立する、デバイス用のバイポー
ラ構造体が、構成される。
約言すると、汎用化した処理段階の中には次の段階を含
むものがある。すなわち、 余分な処理段階なしにバイポーラ・デバイスへのリーチ
・スルーＮ＋サブコレクタを形成する段階、 フィールド分離の前に自己整合取外し可能酸化物マスク
を用いて、しきい値調節／ウェル・インブラントを自己
整合絶縁漏れ保護インブラントと組み合わせて１個のマ
スクにする段階、レジスト・エッチバック方式を使用し
て、ペディスクル及びベースを自己整合しながらエミッ
タ・ベースの打抜き通しを防護する段階、及び余分なマ
スクを使わず、ＦＥＴでのゲート酸化物を維持しながら
エミッタでのゲート酸化物除去を実現する段階である。
前記段階の組入れによって処理の複雑さの減少が実施可
能になったことに加えて、もはや、バイポーラ・デバイ
スとＣＭＯＳデバイスとの組合せを拡張することもでき
る。もはや、ＣＭＯ８部品及び垂直ＮＰＨのほかに、垂
直ＰＮＰもデバイスに加えることができる。このため、
たとえば、垂直ＰＮＰのサブコレクタを基板につないで
特定の回路を作成する場合、回路設計において柔軟性が
増す。こうした特別の回路及び構造は、同様の性能を有
し、処理の複雑さは少な（、デバイス数も少ない、とい
う利点を有する。
さらに本発明の場合、デバイス構造は、パイポーラ部品
とＣＭＯ８部品が同様な構造的特徴を共有できるような
ものである。たとえば、ＮＰＮとｐＦＥＴは同じウェル
を共用し、拡散を共用している（ｐ十外因性ベースは、
ｐ＋ソースと同じである）。また、ｐｎｐとｎＦＥＴは
、同じウェルとｎ十拡散を共用している。このため、部
品数の減少と密度の増大をもたらす部品の併合ができる
ようになる。また回路設計がエミッタ・フォロア回路の
場合には、サブコレクタが定電圧につながっており、充
電も放電もないので、コレクタ・キャパシタンスが重大
でないことを意味する。したがって、（切り離すことに
より、コレクタ域、したがってコレクタ・キャパシタン
スを減少させるのによく使用される）トレンチ即ち凹所
の分離は不必要である。これにより埋設酸化物分離を利
用できるので、処理順序がより簡単になる。
さらに、これらのデバイス形式が利用可能であるため、
ＦＥＴが受ける電圧を減少させる回路の製造ができるよ
うになり、したがって、ＦＥＴデバイス構造は、１ミク
ロン以下のチャンネル長にもかかわらず単純化できる。
さらに、軽くドーピングされたドレイン（ＬＤＤ）域は
必要ではない。
燐ならびに砒素をＮ＋ソース／ドレインに用いることに
より、ｎ　Ｆ　Ｅ　Ｔ用膜接合を設けることができる。
通常、Ｐ型の注入ＣＤ　Ｉ−ＬＤＤ）を用いて設けられ
る打ち抜き防止は、打ち抜きが接合部で起こったらドー
バン）　１８度が増加するというウェル設計に由来して
いる。
もう１つの実施例では、垂直ＰＮＰを、特定の回路に限
定せず、ＢＩ−ＣＭＯＳデバイスに組み込んでいる。こ
の場合、トレンチの分離を用いて、横方向分離をもたら
すことになる。したがって、基板との分離は、酸素注入
を用いて埋込み分離層を形成することによるか、あるい
はまた（ｐ型上の）ｎ−エピから開始して、Ｐ＋サブコ
レクタがｎ−エピ中に拡がらず、ｐ子基板に接触しない
ように保証することにより、達成できる。
前記及びその他の本発明の目的、特徴、利点は、添付図
面に示すように、以下のより詳しい本発明の説明から明
らかとなる。
Ｄ、実施例 第１図で、Ｐ子基板１上に、Ｐ−エピ層３が付着されて
いる。ＰＮＰをＰ十基板上のＮ−エピにより分離しよう
とする場合を別にして、出発ウェハはＰ十基板上のＰ−
エピである。エピ層の厚さは、高キヤパシタンス／低電
圧降伏を避けるため、工程の最後でｎ＋サブコレクタ接
合部の深さがＰ−／Ｐ十遷移部よりも浅くなるように、
選択しである。このため、エピ層の厚さは３ないし６μ
ｍ程度となる。
前記エピ層３の上に、厚さ約２５０人の酸化物５が成長
し、続いて厚さ約１０００人の窒化物７が付着する。次
いで、窒化物層７の上にフォトレジスト・マスク層９を
付着させるが、ここでフォトレジスト層９は、選択域１
１及び１３で露光され現像される。それから、マスキン
グしていない区域をＲＩＥエツチングすることにより、
窒化物層７及び酸化物層５を除去する。マスキングされ
ていない区域に、１０ｔｓ〜１Ｂ”ｃ鳳−２のドーズ量
率で砒素（Ａｓ）またはアンチモン（Ｓｂ）注入を実施
することによって、サブコレクタ域１５及び１７が形成
される。
第２図から、サブコレクタ域１５及び１７が打ち込まれ
、約２００ＯＡないし６０００人の厚さ１９及び２１ま
で酸化されて、抵抗を低下させ、どのような注入損傷や
ＲＩＥ損傷も除去する様子を、見ることができる。窒化
物マスク７で覆われている区域は酸化されることはなく
、その結果生じる高さの差が、次のマスク位置合せのた
めの特徴となる。それから、Ｈ３ＰＯ４などを用いて窒
化物層７をはぎ取る。次いで、サブコレクタのＮ十分量
よりも軽い硼素注入（１０１３〜１０１４ｃｍ−２）を
、エピ層にブランケット注入して、２層２３を形成する
。この２層２３は、後に続くエピ成長（自動ドーピング
）中に、Ｎ＋サブコレコタの横方向の伸張を阻止するの
を助ける。
第３図で、フォトリソグラフ・マスク２５を付着させ、
露光し、現像して、Ｐ＋サブコレクタ・リーチスルー２
７の注入用にマスクを開く。Ｐ＋サブコレクタ２７を、
硼素を前の硼素注入よりも強くかつ深く注入することに
より形成する。注入＃、３００〜７００ＫＥＹ（７）範
囲で、約ＩＱ１３〜１０１５ｃｍ−２のドーズ量率をと
る。また、このサブコレクタ２７は、Ｐ−エピ層３の場
合よりも抵抗値の低い電路を介して、表面をＰ子基板に
連結する。Ｐ＋サブコレクタとｎ＋サブコレクタとの接
触を防止して、欠陥の発生を防止する。またＰ＋サブコ
レクタ注入２７は、サブコレクタが分離されていない構
成で、ＰＮＰコレクタを基板に連結するのを助ける。フ
ォトレジスタをはぎ取った後、９５０℃程度で３０分間
焼鈍することによって、イオン注入による損傷を除去す
る。
今度は、厚い酸化物層１９．２１と薄い酸化物層５の両
方を第３図の表面から除去して、エピ層２９を約０．９
〜１．５μｍの厚さに成長させる。
約ＩＥ１０１６のドーピングでエピ層２９をドーピング
して、Ｐ−層かＮ−層にする。ｎ−ドーピングでは、エ
ピ層２９は第４図に示すようになる。
当業者が認めるように、注入したＮ十及びＰ＋プロファ
イルが、図に示すように新しいエピ層２θ中に拡散して
いく。
次に、１種の埋設酸化物を分離する工程を用いることに
より、表面の分離を行なう。第５Ａ図で、２５ＯＡのパ
ッド酸化物３１をＮ−エピ層２９の表面に成長させる。
厚さが約１０００人の窒化物層３３をパッド酸化物３１
の上に付着させ、厚さが５００ＯＡの酸化物層３６をＣ
ＶＤ（化学的気相成長法）により窒化物の上に付着させ
る。次いで、このスタックをパターンニングして、レジ
スト処理により、選択的に除去し、所望の分離パターン
を形成させる。
次に、「ｎウェル」マスク３７　（ＮＰＮ及びＰＦＥＴ
を位置させる場所）を用いて、ＰＦＥＴ及びＮＰＮが作
られる区域を分離スタックにあける。
デバイス領域３９及び４１の縁部だけがドーピングされ
るように注入エネルギーを選んで、保護環注入（１０１
２〜１０Ｉ３ドーズ量）を行なう。この保護環４３は、
次のソース／ドレイン拡散が分離酸化物に突き当る所で
、ドーバン）１度を増強することにより、もれを防止し
ている。「ｎウェル」レジスト３７をそのままにして、
最上部のＣＶＤ酸化物３５を除去しく第５Ｂ図参照）、
窒化物３３及びパッド酸化物３１を介して、しきい、値
調節注入／パンチスルー保護注入を行なう。この工程で
は、保護環イオン注入がしきい値に影響するのを防止す
るための別個のマスキング段階は除かれている。さらに
、保護環はデバイス域縁部に自己整合する。次いで、ｎ
ウェル・レジスタ３７を除去する。
第６図は、ＮＦＥＴ及びＰＮＰ用のＰウェルの形成を示
す。レジスト４５はｎウェル領域を覆い、ｐ型チャネル
止め４７は、ｎ型保護環によりドーピングされてないフ
ィールドには注入されるが、ｎＦＥＴ及びＰＮＰデバイ
ス域には注入されない。
ｐ型チャネル止め４７の目的は、酸化物における変化に
よる、または厚い酸化物のゲート・オーバラップからの
表面の反転を防止することである。
次いで、Ｐウェル・レジスト・マスク４５をそのままに
残して、注入しようとするｐ領域上のＣＶＤ酸化物３５
を選択的にはぎ取る。それから、Ｐウェル／　Ｖ　ｒ調
節注入を実行し、ｎ−エピをこれらの注入によりｐ型４
９Ａに局部的に変換する。
ドーピングは、フィールド酸化中に、ｐウェルがｎエピ
下のｐ型エピに接続するようになるものである。表面濃
度を調節して、ｎＦＥＴの所望Ｖアを達成する。
次に、第７Ａ図に見るように、フィールド５１を酸化し
く５０００Ａ〜６０００人）、窒化物３３パツドと酸化
物３１パツドのスタックを除去し、ゲート酸化物５３　
（１００人〜１５０人）を成長させる。ウェハは、比較
的薄い（５００Å〜６００Ａ）ＬＰＣＶＤ　（低圧化学
的気相成長法）ポリシリコン層５７のブランケット付着
により、覆われている。この層はＦＥＴについてはゲー
ト酸化物を保護する働きをし、一方バイポーラ・トラン
ジスタのエミッタを形成するためには、酸化物を除去す
る。
各型のバイポーラ・デバイスごとにレジスト・マスク５
９を用いて、真性ベース注入及びペディスタル注入を得
る領域を画定する。先ず、（ＲＩＥなどにより）ポリシ
リコン５７を選択的にゲート酸化物５３に達するまでエ
ツチングする。次いで、ある型のベディスタル６１を注
入する（第７Ａ図）。次に、エミッタ縁部をベース縁部
に自己整合させる場合に生じる恐れのある、エミッタ・
ベースの打ち抜きの問題を避けるために、レジスト５９
を制御下でエッチバックする。このようにして、次に行
なう真性ベース注入がポリシリコン層３７の縁部領域の
下に入り込み、（シたがってエミッタ縁部を過ぎて）、
第７Ｂ図に見るように、打ち抜きを防止する。
エッチバックは、レジストはぎ取り具、またはまた比較
的高圧で操作される指向性のあるＲＩＥ工具で実施する
ことができる。工程では、レジストの縁部が横方向に押
し戻されて、真性ベース注入がポシリコンの下に行くこ
とができるように、ある程度の横方向のエツチングが必
要となる。これが、エミッタ縁部で高いベース・ドーパ
ント濃度をもたらす。真性ベースの注入６３に従って、
レジスト５９をはぎ取り、真性ベースとペディスタル注
入を確定するマスクを付けて、反対型のバイポーラで類
似の工程（図示せず）が行なわれる。
再び、ゲート酸化物が両方の場合にスクリーン酸化物と
して働く。
ここでポリシリコン・エミッタ及びＦＥＴのゲート電極
を形成することができる。バイポーラの場合、ポリシリ
コンが単結晶シリコンと接触しなければならないので、
ゲート酸化物５３を除去しなければならない。しかしＦ
ＥＴの場合には、残しておかなければならない。第８図
に示すように、これを、第２のより厚いポリシリコン付
着６５（１５００人ないし３０００人）の直前に希ＨＦ
湿式エツチングによって表面を清浄にすることにより、
マスクなしに解決している。ただし、ＦＥＴ域では、最
初のポリシリコン５７はゲートを覆い、エッチ剤がゲー
トを損傷するのを防止する。
エツチングによって、ポリシリコンの表面からどのよう
な自然発生の酸化物も、除いて清浄にするので、次の層
が前のポリシリコン層に良く接触するようになる。ここ
で、ｎｐｎ／ｎＦＥＴ　（ｎ型）のエミッタ・ゲート６
７及び７１ならびにｐｎｐ／ｐＦＥＴ　（ｐ型）のエミ
ッタ・ゲート６９及び７３に適した代替のマスキング７
５を用いて、ポリシリコンをドーピングする。
第９図では、低い抵抗を得るため、ポリシリコンロ５の
上に硅化物７７（ＷＳｉｚやＴｉ５ｉｚなど）を形成し
、硅化物７７をＣＶＤ酸化物または真性ポリシリコン７
９でキャップ状にかぶせる。
次いで、ゲート／エミッタ・スタック８１．８３．８５
．８７を、指向性エツチングによりパターンニングする
。
しかし、ゲート・ポリシリコンはエミッタ・ポリシリコ
ンよりも（最初の保護ポリシリコン５７の分だけ）厚い
ので、エミッタ周囲の単結晶シリコンがエツチングされ
ることになる。このためエミッタと外因性ベースの間の
距離が増加するので、エミッタ・ベース接合部の逆降伏
電圧が許容されないほど低くなることはない。
酸化とＣＶＤ酸化物付着のある種の組合せを（ＲＩＥと
共に）用いて、スペーサ９１を約３００人〜１０００人
の厚さにエミッタ／ゲートの縁部に形成する。この酸化
物９１は、ソース／ドレインと外因性ベースの注入をゲ
ート／エミッタの縁部から分岐するスペーサとして働く
。ＦＥＴの場合には、これは、注入がゲートの縁部を侵
すことによる損傷を防止する。バイポーラの場合には、
外因性ベース注入をエミッタの縁部から移動させ、この
ため２つの高濃度域は接触せず、許容し難い低い逆降伏
電圧の原因とはならない。ここで、２個のマスクを用い
て、選択的に：　　１）ｐｎｐ／ｐＦＥＴのｐ＋ソース
／ドレイン９３／９５及び外因性ベース９７を注入でき
、２）ｎＦＥＴ／ｎｐｎのｎ＋ソース／ドレイン９７／
９９及び外因性ベース１０１を注入できる。ｐ＋のゲー
ト／エミッタ縁部との間隔を、ｎ＋のゲート／エミッタ
縁部との間隔と相違させようとする場合には、ある型の
注入を実行す石ことができ、それから、ＣＶＤ酸化物付
着及びＲＩＥにより、第２のスペーサ形成工程に着手で
きる。これによってソース／ドレイン（または外因性ベ
ース）がゲート／エミブ夕の縁部間隔にまで増大する。
そこで、第２のソース／ドレイン注入を実行することが
できる。
第１１図で、ゲート／エミッタ・ポリシリコンの最上部
にある酸化物及び硅化物は、ソース／ドレイン・ドーパ
ントがポリシリコンを逆ドーピングするのを防止する。
処理は打込みによって終了させる。Ｎ＋サブコレクタへ
のリーチ・スルー１０３は、エミッタに隣接するｎｐｎ
外因性ベース９７と同じやり方で製作され、そこではリ
ーチ・スルーはソース／ドレイン・マスクを用いてＮ＋
注入を得る。このＮ十注入は（Ｐ十注入の代りに）、ベ
ース注入を逆ドーピングする。同じように、ｐ十ソース
／ドレイン注入（第１１図に図示せず）でドープした非
エミッタｐｎｐベース領域を使用することにより、ｐ＋
サブコレクタへのり一チスルーを製作する。リーチスル
ーを形成する余分な処理は必要ではない。
本発明を、その好ましい実施例を参照して、詳しく示し
、説明したが、本発明の範囲から逸脱することなく、形
状及び細部の様々な変更を実行できることを、当業者は
了解されたい。
Ｅ０発明の効果 本発明により、バイポーラ・デバイス及びＣＭＯＳデバ
イスの製造を統合する共通の段階を含む、Ｂｉ−ＣＭＯ
Ｓデバイスを製造する工程が実現された。
【図面の簡単な説明】
第１図ないし第４図、第５Ａ図及び第５Ｂ図、第６図、
第７Ａ図及び第７Ｂ図、そして第８図ないし第１１図は
、本発明によるＢｉ−ＣＭＯＳデバイスの製造順序を示
す断面図である。 ３・・・・Ｐ−エピ層、５．１９．２１．３１・・・・
酸化物、７．３３・・・・窒化物、９・・・・マスク層
、ＩＣｌ３・・・・選択域、１５．１７・・・・サブコ
レクタ域、２３・・・・Ｐ層、２７．１０３・・・・リ
ーチスルー、２９・・・・Ｎ−エピＩＩ、３５・・・・
ＣＶＤ酸化物、３７・・・・「ｎウェル」マスク、「ｎ
ウェル」レジスト、３９．４１・・・・デバイス領域、
４５．５９・・・・レジスト、４７・・・・ｐ型チャネ
ル止め、５３・・・・ゲート酸化物、５７．６５．７９
・・・・ポリシリコン、６１・・・・ベディスタイル、
６３・・・・注入、６７．６９．７１．７３・・・・エ
ミッタ・ゲート、８１．８″３．８５．８７・・・・ゲ
ート／エミッタ・スタック、９１・・・・スペーサ、酸
化物、９３・・・・ｐ＋ソース、８６．８９・・・・ド
レーン１１．９７・・・・ｎ＋ソース、９７・・・・外
因性ベース出願人　　インターナシ−ナル・ビジネス・
マシーンズ・コーポレーシーン 代理人　　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (1)

  1. 【特許請求の範囲】 垂直ＮＰＮ及びＰＮＰ型バイポーラ・トランジスタ及び
    相補型電界効果トランジスタを共通のＰドープ・エピタ
    キシャル層上に同時に製作する工程であって、基板がそ
    の表面上に成長したエピ層を有し、前記基板は、サブコ
    レクタが次のマスクの整合のため異なる高さまで酸化さ
    れているＮ＋サブコレクタ域の選定個所に形成され、前
    記基板はまたその中で低抵抗の経路を基板に設けるため
    に、選定個所にＰ＋サブコレクタを形成する、前記の工
    程で、 ａ）薄い酸化物層及び窒化物層をウェハの表面上に成長
    ないしは付着させ、酸化物層を前記の窒化物層上に付着
    させる段階と、 ｂ）表面分離領域を位置決めするため、前記の酸化物、
    窒化物及び酸化物層をパターンニングする段階と、 ｃ）前記のｎウェル領域をマスキングする段階と、ｄ）
    ｎ型ドーパントを露出領域に注入して、デバイス保護環
    を形成する段階と、 ｅ）露出酸化物層を除去し、ｎ型ドーパントを注入して
    、しきい値電圧を調整する段階と、 ｆ）ｎウェル・レジスト・マスクを除去し、Ｐ型ドーパ
    ントをｎ型ドーパントに代えて、ｎ／ＦＥＴ及びＰＮＰ
    のＰウェルでｃ）ないしｅ）の段階を繰り返し、次いで
    Ｐウェル・レジストを除去する段階と、 ｇ）フィールドを酸化し、窒化物ないしはパッド酸化物
    層を除去し、ゲート酸化物を成長させる段階と、 ｈ）ＬＰＣＶＤ（減圧化学的気相成長法）ポリシリコン
    層をブランケット付着させる段階と、ｉ）前記ポリシリ
    コンをレジストでマスクキングして、選択的に、前記ポ
    リシリコンをバイポーラ・エミツタ領域及びコレクタ・
    リーチスルー領域のゲート酸化物に達するまで選択的に
    エッチングする段階と、 ｊ）ｎ型ペディスタル・コレクタを前記の開放個所に注
    入形成する段階と、 ｋ）フォトレジストをエッチバックする段階と、ｌ）Ｐ
    型ドーパントをバイポーラ・ベース・ウェル内に注入す
    る段階と、 ｍ）フォトレジスト・マスクを除去する段階と、ｎ）Ｐ
    型ドーパントをｎ型ドーパントに代えて、反対型のバイ
    ポーラ・デバイスで、ｇ）ないしｍ）の段階を繰り返す
    段階と、 ｏ）ゲート酸化物層を除去する段階と、 ｐ）第２ポリシリコン層を表面上に付着する段階と、 ｑ）ポリシリコンをドーピングする段階と、ｒ）ポリシ
    リコンをパターンニングして、ゲート電極及びポリシリ
    コン・エミッタ接触部を形成し、エミッタ接触部に隣接
    する表面に凹部が作られる段階と、 ｓ）フォトレジスト・マスクを用いて、それぞれｐ型及
    びｎ型のリーチ・スルーと、外因性ベースと、ソース及
    びドレインとを形成し、それぞれドーパントを所定の領
    域に注入する段階と、 を含むＢｉ−ＣＭＯＳデバイス製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426759A (zh) * 2012-05-16 2013-12-04 上海华虹Nec电子有限公司 Pldmos的制造方法
JP2015207649A (ja) * 2014-04-21 2015-11-19 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4929565A (en) * 1986-03-04 1990-05-29 Motorola, Inc. High/low doping profile for twin well process
US5075241A (en) * 1988-01-29 1991-12-24 Texas Instruments Incorporated Method of forming a recessed contact bipolar transistor and field effect device
US4897703A (en) * 1988-01-29 1990-01-30 Texas Instruments Incorporated Recessed contact bipolar transistor and method
JPH02101747A (ja) * 1988-10-11 1990-04-13 Toshiba Corp 半導体集積回路とその製造方法
US5028977A (en) * 1989-06-16 1991-07-02 Massachusetts Institute Of Technology Merged bipolar and insulated gate transistors
EP0417457A3 (en) * 1989-08-11 1991-07-03 Seiko Instruments Inc. Method of producing field effect transistor
EP0436297A3 (en) * 1989-12-04 1992-06-17 Raytheon Company Small bicmos transistor
US4997775A (en) * 1990-02-26 1991-03-05 Cook Robert K Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor
US5102811A (en) * 1990-03-20 1992-04-07 Texas Instruments Incorporated High voltage bipolar transistor in BiCMOS
US5104817A (en) * 1990-03-20 1992-04-14 Texas Instruments Incorporated Method of forming bipolar transistor with integral base emitter load resistor
EP0452720A3 (en) * 1990-04-02 1994-10-26 Nat Semiconductor Corp A semiconductor structure and method of its manufacture
JPH0445538A (ja) * 1990-06-13 1992-02-14 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5001073A (en) * 1990-07-16 1991-03-19 Sprague Electric Company Method for making bipolar/CMOS IC with isolated vertical PNP
KR970000425B1 (ko) * 1990-09-20 1997-01-09 이해욱 BiCMOS형 전계효과 트랜지스터 및 그의 제조방법
KR940003589B1 (ko) * 1991-02-25 1994-04-25 삼성전자 주식회사 BiCMOS 소자의 제조 방법
EP0505877A2 (en) * 1991-03-27 1992-09-30 Seiko Instruments Inc. Impurity doping method with adsorbed diffusion source
US5101257A (en) * 1991-07-01 1992-03-31 Motorola, Inc. Semiconductor device having merged bipolar and MOS transistors and process for making the same
US5132236A (en) * 1991-07-30 1992-07-21 Micron Technology, Inc. Method of semiconductor manufacture using an inverse self-aligned mask
KR940007466B1 (ko) * 1991-11-14 1994-08-18 삼성전자 주식회사 BiCMOS 소자의 제조방법
US5306652A (en) * 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
WO1993016494A1 (en) * 1992-01-31 1993-08-19 Analog Devices, Inc. Complementary bipolar polysilicon emitter devices
US5164326A (en) * 1992-03-30 1992-11-17 Motorola, Inc. Complementary bipolar and CMOS on SOI
US5286991A (en) * 1992-08-26 1994-02-15 Pioneer Semiconductor Corporation Capacitor for a BiCMOS device
US5504363A (en) * 1992-09-02 1996-04-02 Motorola Inc. Semiconductor device
US6011283A (en) * 1992-10-19 2000-01-04 Hyundai Electronics America Pillar emitter for BiCMOS devices
US5557131A (en) * 1992-10-19 1996-09-17 At&T Global Information Solutions Company Elevated emitter for double poly BICMOS devices
US5384278A (en) * 1992-11-16 1995-01-24 United Technologies Corporation Tight control of resistor valves in a SRAM process
US6249030B1 (en) 1992-12-07 2001-06-19 Hyundai Electronics Industries Co., Ltd. BI-CMOS integrated circuit
US5516718A (en) * 1992-12-07 1996-05-14 At&T Global Information Solutions Company Method of making BI-CMOS integrated circuit having a polysilicon emitter
JP3343968B2 (ja) * 1992-12-14 2002-11-11 ソニー株式会社 バイポーラ型半導体装置およびその製造方法
DE4319437C1 (de) * 1993-03-05 1994-05-19 Itt Ind Gmbh Deutsche Verfahren zur Herstellung einer monolithisch integrierten Schaltung mit mindestens einem CMOS-Feldeffekttransistor und einem npn-Bipolar-Transistor
US5411900A (en) * 1993-03-05 1995-05-02 Deutsche Itt Industries, Gmbh Method of fabricating a monolithic integrated circuit with at least one CMOS field-effect transistor and one NPN bipolar transistor
US5448085A (en) * 1993-04-05 1995-09-05 The United States Of America As Represented By The Secretary Of The Air Force Limited current density field effect transistor with buried source and drain
US5441903A (en) * 1993-12-03 1995-08-15 Texas Instruments Incorporated BiCMOS process for supporting merged devices
JPH07169771A (ja) * 1993-12-15 1995-07-04 Nec Corp 半導体装置及びその製造方法
US5444004A (en) * 1994-04-13 1995-08-22 Winbond Electronics Corporation CMOS process compatible self-alignment lateral bipolar junction transistor
DE19523536A1 (de) * 1994-07-12 1996-01-18 Siemens Ag Verfahren zur Herstellung von MOS-Transistoren und Bipolartransistoren auf einer Halbleiterscheibe
JPH08107114A (ja) * 1994-10-04 1996-04-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5449627A (en) * 1994-12-14 1995-09-12 United Microelectronics Corporation Lateral bipolar transistor and FET compatible process for making it
US5627097A (en) * 1995-07-03 1997-05-06 Motorola, Inc. Method for making CMOS device having reduced parasitic capacitance
JP2790084B2 (ja) * 1995-08-16 1998-08-27 日本電気株式会社 半導体装置の製造方法
RU2106039C1 (ru) * 1995-11-09 1998-02-27 Акционерное общество открытого типа "НИИМЭ и завод "Микрон" Способ изготовления бикмоп структур
US5786622A (en) * 1997-05-16 1998-07-28 Tritech Microelectronics International Ltd. Bipolar transistor with a ring emitter
US5882977A (en) * 1997-10-03 1999-03-16 International Business Machines Corporation Method of forming a self-aligned, sub-minimum isolation ring
US6096618A (en) * 1998-01-20 2000-08-01 International Business Machines Corporation Method of making a Schottky diode with sub-minimum guard ring
US6246096B1 (en) 1998-06-24 2001-06-12 Advanced Micro Devices Totally self-aligned transistor with tungsten gate
WO2003038893A2 (de) * 2001-10-26 2003-05-08 Infineon Technologies Ag Halbleiterstruktur und verfahren zum herstellen derselben
US6762469B2 (en) * 2002-04-19 2004-07-13 International Business Machines Corporation High performance CMOS device structure with mid-gap metal gate
US7037799B2 (en) * 2002-10-24 2006-05-02 Texas Instruments Incorporated Breakdown voltage adjustment for bipolar transistors
US6909164B2 (en) * 2002-11-25 2005-06-21 International Business Machines Corporation High performance vertical PNP transistor and method
JP4845410B2 (ja) * 2005-03-31 2011-12-28 株式会社リコー 半導体装置
JP4342579B2 (ja) * 2006-08-31 2009-10-14 三洋電機株式会社 半導体装置
JP2009010341A (ja) * 2007-05-29 2009-01-15 Toshiba Corp 半導体装置の製造方法
US8211786B2 (en) * 2008-02-28 2012-07-03 International Business Machines Corporation CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication
US7687862B2 (en) * 2008-05-13 2010-03-30 Infineon Technologies Ag Semiconductor devices with active regions of different heights
US12513941B2 (en) * 2022-06-24 2025-12-30 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4403395A (en) * 1979-02-15 1983-09-13 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
US4637125A (en) * 1983-09-22 1987-01-20 Kabushiki Kaisha Toshiba Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor
US4553315A (en) * 1984-04-05 1985-11-19 Harris Corporation N Contact compensation technique
US4696092A (en) * 1984-07-02 1987-09-29 Texas Instruments Incorporated Method of making field-plate isolated CMOS devices
DE3680520D1 (de) * 1986-03-22 1991-08-29 Itt Ind Gmbh Deutsche Verfahren zum herstellen einer monolithisch integrierten schaltung mit mindestens einem bipolaren planartransistor.
JPS6329967A (ja) * 1986-07-24 1988-02-08 Fuji Xerox Co Ltd 半導体装置の製造方法
US4784966A (en) * 1987-06-02 1988-11-15 Texas Instruments Incorporated Self-aligned NPN bipolar transistor built in a double polysilicon CMOS technology

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426759A (zh) * 2012-05-16 2013-12-04 上海华虹Nec电子有限公司 Pldmos的制造方法
JP2015207649A (ja) * 2014-04-21 2015-11-19 ルネサスエレクトロニクス株式会社 半導体装置

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Publication number Publication date
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US4868135A (en) 1989-09-19
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DE68926224T2 (de) 1996-10-10

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