JPH0744232B2 - Ｂｉ―ＣＭＯＳデバイス製造方法 - Google Patents

Ｂｉ―ＣＭＯＳデバイス製造方法

Info

Publication number
JPH0744232B2
JPH0744232B2 JP1328605A JP32860589A JPH0744232B2 JP H0744232 B2 JPH0744232 B2 JP H0744232B2 JP 1328605 A JP1328605 A JP 1328605A JP 32860589 A JP32860589 A JP 32860589A JP H0744232 B2 JPH0744232 B2 JP H0744232B2
Authority
JP
Japan
Prior art keywords
layer
forming
well
polysilicon
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1328605A
Other languages
English (en)
Other versions
JPH02215158A (ja
Inventor
セイキ・オグラ
ニボ・ロベド
Original Assignee
インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン filed Critical インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Publication of JPH02215158A publication Critical patent/JPH02215158A/ja
Publication of JPH0744232B2 publication Critical patent/JPH0744232B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
    • H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、Bi−CMOS半導体デバイスを製造する方法に関
し、より詳しくは、垂直バイポーラNPN及びPNP部品を備
えたBi−CMOSデバイスを製造する製造技法に関する。
B.従来の技術及びその課題 Bi−CMOS技術（１枚の半導体基板上にバイポーラ・トラ
ンジスタとCMOSトランジスタを取り付ける）は、高い電
力消費なしに（バイポーラだけよりはるかに低い電力消
費で）高い性能（CMOSだけよりも良い性能）を発揮でき
るので、ますます魅力的なデバイス技術となって来た。
このようなBi−CMOSデバイスを製造する上で認められて
いる欠点の１つは、このような高性能CMOSとバイポーラ
部品を同一チップ上に作製するのに必要な処理が増大す
ることである。これまで、当技術分野における技術は、
各技術で既知の個別の処理段階を組み合わせて、組合せ
処理手順にすることであった。これは、過度に複雑な処
理計画をもたらす結果となり、この計画は、多すぎる処
理段階を含み、時間がかかり高価であるので望ましくな
い。したがって、バイポーラ工程段階とCMOS工程段階を
より大きく統合して製造できる、Bi−CMOSデバイスの必
要がますます増大してきた。
処理の複雑さを減少するため、本発明は、当明細書で
は、バイポーラ・デバイス及びCMOSデバイスと両立する
ように特別に開発された構造体を取り込んでいる。今
や、この構造によって、処理段階が共用でき、Bi−CMOS
製造を簡易化している。
代表的な例として、下記の製造段階を組み込むことによ
って、処理の複雑性の著しい減少が、達成できる。
１）他の機能を有する段階を利用して、サブコレクタに
達するリーチ・スルーを形成する製造段階、 ２）フィールド分離前に、自己整合した取外し可能酸化
物マスクを用いて、自己整合絶縁を施したしきい値調整
／ウエル・インプラント（well implant）を１個のマス
クに組み合わせる製造段階、 ３）ペディスタル及びベースを自己整合しながら、エミ
ッタ・ベースのパンチ・スルーを防止するためレジスト
・エッチバック方式を使用する製造段階、 ４）余分のマスク段階を使用する必要がなく、FETでの
ゲート酸化物を維持しながら、エミッタでゲート酸化物
の除去を実現する製造段階。
この分野では、これらの工程段階のいくつかが、個別的
基礎で実行されてきた。たとえば、米国特許第4721686
号明細書では、マスキング段階の削減が、ほう素のイン
プラント即ち注入をエピタキシャル層表面でマスキング
なしに実行し、砒素インプラントをエピタキシャル層表
面の所定の個所で適当なマスクにより実行することによ
って、教示されている。ただし、このマスキング段階の
削減は、本Bi−CMOS製造のマスキング段階の統合化によ
る削減とは無関係である。
さらに、この分野で既知の、Bi−CMOSデバイス製作のた
めの他の処理技法がある。米国特許第4484388号明細書
は、Bi−CMOS構造を形成する方法を開示しているが、こ
の場合、異なるBi−CMOSデバイスが、ベースに自己整合
したエミッタを形成する段階と、ゲート酸化物をエミッ
タの上に形成する段階とを含む、関連のない工程によっ
て製作される。
Bi−CMOSの製造における関連する教示のもう１つの例
は、米国特許第4737472号明細書である。この特許明細
書は、バイポーラ・デバイスがポリシリコン接触部を使
用する自己整合トランジスタとなっている、Bi−CMOSデ
バイスの製造工程を開示している。このデバイスは、よ
り複雑な製造工程を必要とし、また、異なる構造を有す
る。
自己整合型ポリシリコン・トランジスタの技術分野にお
けるもう１つの教示は、IEEE Electron Device Letter
s、第９巻、1988年５月に所載の、「進歩したBi−CMOS
技術の硅化させた自己整合型狭幅ポリシリコン・エミッ
タ・トランジスタにおける電流利得の増加及び周辺ベー
ス電流の抑制（Increased Current Gain and Suppressi
on of Peripheral Base Current in Silicided Self−A
ligned Narrow Width Polysilicon−Emitter Transisto
rs of an Advanced Bi−CMOS Technology）」と題する
論文に見られる。この中で、Bi−CMOSデバイスの電流利
得が、軽ドープ外因性ベース領域（LDEB）を酸化物側壁
スペーサ下方に導入することにより改善されると教示し
ている。ただし、軽ドープ外因性ベース領域を組み入れ
ることは、単純な工程修正であり、Bi−CMOSデバイス製
造の統合を教示していない。
C.課題を解決するための手段 したがって、本発明の目的は、バイポーラ・デバイス及
びCMOSデバイスの製造を統合する共通の段階を含む、Bi
−CMOSデバイスを製造する工程を開発することである。
本発明の目的には、Bi−CMOSデバイス製造の処理段階を
利用する場合に、より単純で、より有効な工程を開発す
ることも含まれる。
本発明の目的には、垂直NPN部品と垂直PNP部品の両方を
含む、Bi−CMOSデバイスを製造する工程を開発すること
も含まれる。
垂直PNP及びNPNバイポーラ・デバイスの組込みと組み合
わせたより少ない処理段階を使用して、Bi−CMOSデバイ
スを製造する方法を、開示する。FET構造体により近
く、より両立する、デバイス用のバイポーラ構造体が、
構成される。
約言すると、汎用化した処理段階の中には次の段階を含
むものがある。すなわち、 余分な処理段階なしにバイポーラ・デバイスへのリーチ
・スルーＮ＋サブコレクタを形成する段階、 フィールド分離の前に自己整合取外し可能酸化物マスク
を用いて、しきい値調節／ウエル・インプラントを自己
整合絶縁漏れ保護インプラントと組み合わせて１個のマ
スクにする段階、レジスト・エッチバック方式を使用し
て、ペディスタル及びベースを自己整合しながらエミッ
タ・ベースの打抜き通しを防護する段階、及び余分なマ
スクを使わず、FETでのゲート酸化物を維持しながらエ
ミッタでのゲート酸化物除去を実現する段階である。
前記段階の組入れによって処理の複雑さの減少が実施可
能になったことに加えて、もはや、バイポーラ・デバイ
スとCMOSデバイスとの組合せを拡張することもできる。
もはや、CMOS部品及び垂直NPNのほかに、垂直PNPもデバ
イスに加えることができる。このため、たとえば、垂直
PNPのサブコレクタを基板につないで特定の回路を作成
する場合、回路設計において柔軟性が増す。こうした特
別の回路及び構造は、同様の性能を有し、処理の複雑さ
は少なく、デバイス数も少ない、という利点を有する。
さらに本発明の場合、デバイス構造は、バイポーラ部品
とCMOS部品が同様な構造的特徴を共有できるようなもの
である。たとえば、NPNとpFETは同じウエルを共用し、
拡散を共用している（ｐ＋外因性ベースは、ｐ＋ソース
と同じである）。また、pnpとnFETは、同じウエルとｎ
＋拡散を共用している。このため、部品数の減少と密度
の増大をもたらす部品の併合ができるようになる。また
回路設計がエミッタ・フォロア回路の場合には、サブコ
レクタが定電圧につながっており、充電も放電もないの
で、コレクタ・キャパシタンスが重大でないことを意味
する。したがって、（切り離すことにより、コレクタ
域、したがってコレクタ・キャパシタンスを減少させる
のによく使用される）トレンチ即ち凹所の分離は不必要
である。これにより埋設酸化物分離を利用できるので、
処理順序がより簡単になる。
さらに、これらのデバイス形式が利用可能であるため、
FETが受ける電圧を減少させる回路の製造ができるよう
になり、したがって、FETデバイス構造は、１ミクロン
以下のチャンネル長にもかかわらず単純化できる。さら
に、軽くドーピングされたドレイン（LDD）域は必要で
はない。燐ならびに砒素をＮ＋ソース／ドレインに用い
ることにより、nFET用段接合を設けることができる。通
常、Ｐ型の注入（DI−LDD）を用いて設けられる打ち抜
き防止は、打ち抜きが接合部で起こったらドーパント濃
度が増加するというウエル設計に由来している。
もう１つの実施例では、垂直PNPを、特定の回路に限定
せず、Bi−CMOSデバイスに組み込んでいる。この場合、
トレンチの分離を用いて、横方向分離をもたらすことに
なる。したがって、基板との分離は、酸素注入を用いて
埋込み分離層を形成することによるか、あるいはまた
（ｐ＋上の）ｎ−エピから開始して、ｐ＋サブコレクタ
がｎ−エピ中に拡がらず、ｐ＋基板に接触しないように
保証することにより、達成できる。
前記及びその他の本発明の目的、特徴、利点は、添付図
面に示すように、以下のより詳しい本発明の説明から明
らかとなる。
D.実施例 第１図で、Ｐ＋基板１上に、Ｐ−エピ層３が付着されて
いる。PNPをＰ＋基板上のＮ−エピにより分離しようと
する場合を別にして、出発ウエハはＰ＋基板上のＰ−エ
ピである。エピ層の厚さは、高キャパシタンス／低電圧
降伏を避けるため、工程の最後でｎ＋サブコレクタ接合
部の深さがＰ−/P＋遷移部よりも浅くなるように、選択
してある。このため、エピ層の厚さは３ないし６μｍ程
度となる。
前記エピ層３の上に、厚さ約250Åの酸化物５が成長
し、続いて厚さ約1000Åの窒化物７が付着する。次い
で、窒化物層７の上にフォトレジスト・マスク層９を付
着させるが、ここでフォトレジスト層９は、選択域11及
び13で露光され現像される。それから、マスキングして
いない区域をRIEエッチングすることにより、窒化物層
７及び酸化物層５を除去する。マスキングされていない
区域に、1015〜1616cm-2のドーズ量率で砒素（As）また
はアンチモン（Sb）注入を実施することによって、サブ
コレクタ域15及び17が形成される。
第２図から、サブコレクタ域15及び17が打ち込まれ、約
2000Åないし5000Åの厚さ19及び21まで酸化されて、抵
抗を低下させ、どのような注入損傷やRIE損傷も除去す
る様子を、見ることができる。窒化物マスク７で覆われ
ている区域は酸化されることはなく、その結果生じる高
さの差が、次のマスク位置合せのための特徴となる。そ
れから、H3PO4などを用いて窒化物層７をはぎ取る。次
いで、サブコレクタのＮ＋分量よりも軽い硼素注入（10
13〜1014cm-2）を、エピ層にブランケット注入して、Ｐ
層23を形成する。このＰ層23は、後に続くエピ成長（自
動ドーピング）中に、Ｎ＋サブコレクタの横方向の伸張
を阻止するのを助ける。
第３図で、フォトリソグラフ・マスク25を付着させ、露
光し、現像して、Ｐ＋サブコレクタ・リーチスルー27の
注入用にマスクを開く。Ｐ＋サブコレクタ27を、硼素を
前の硼素注入よりも強くかつ深く注入することにより形
成する。注入は、300〜700KEVの範囲で、約1013〜1015c
m-2のドーズ量率をとる。また、このサブコレクタ27
は、Ｐ−エピ層３の場合よりも抵抗値の低い電路を介し
て、表面をＰ＋基板に連結する。Ｐ＋サブコレクタとｎ
＋サブコレクタとの接触を防止して、欠陥の発生を防止
する。またＰ＋サブコレクタ注入27は、サブコレクタが
分離されていない構成で、PNPコレクタを基板に連結す
るのを助ける。フォトレジスタをはぎ取った後、950℃
程度で30分間焼鈍することによって、イオン注入による
損傷を除去する。
今度は、厚い酸化物層19、21と薄い酸化物層５の両方を
第３図の表面から除去して、エピ層29を約0.9〜1.5μｍ
の厚さに成長させる。約1E1016のドーピングでエピ層29
をドーピングして、Ｐ−層かＮ−層にする。ｎ−ドーピ
ングでは、エピ層29は第４図に示すようになる。当業者
が認めるように、注入したＮ＋及びＰ＋プロファイル
が、図に示すように新しいエピ層29中に拡散していく。
次に、１種の埋設酸化物を分離する工程を用いることに
より、表面の分離を行なう。第5A図で、250Åのパッド
酸化物31をＮ−エピ層29の表面に成長させる。厚さが約
1000Åの窒化物層33をパッド酸化物31の上に付着させ、
厚さが5000Åの酸化物層35をCVD（化学的気相成長法）
により窒化物の上に付着させる。次いで、このスタック
をパターンニングして、レジスト処理により、選択的に
除去し、所望の分離パターンを形成させる。
次に、Ｎ＋サブコレクタ15上のエピ層29の領域にＮウエ
ル（NPNバイポーラ・トランジスタ及びPFETを形成する
ためのウエル）を形成するためのＮウェル形成用マスク
37を用いて、PFET及びNPNが作られる区域を分離スタッ
クにあける。デバイス領域39及び41の縁部だけがドーピ
ングされるように注入エネルギーを選んで、保護環注入
（1012〜1013ドーズ量）を行なう。この保護環43は、次
のソース／ドレイン拡散が分離酸化物に突き当る所で、
ドーパント濃度を増強することにより、もれを防止して
いる。Ｎウェル形成用レジスト37をそのままにして、最
上部のCVD酸化物35を除去し（第5B図参照）、窒化物33
及びパッド酸化物31を介して、しきい値調節注入／パン
チスルー保護注入を行なう。この工程では、保護環イオ
ン注入がしきい値に影響するのを防止するための別個の
マスキング段階は除かれている。さらに、保護環はデバ
イス域縁部に自己整合する。次いで、Ｎウェル形成用レ
ジスト37を除去する。
第６図は、NFET及びPNP用のＰウエルの形成を示す。Ｐ
ウェル形成用レジスト45はｎウエル領域を覆い、ｐ型チ
ャネル止め47は、ｎ型保護環によりドーピングされてな
いフィールドには注入されるが、nFET及びPNPデバイス
域には注入されない。ｐ型チャネル止め47の目的は、酸
化物における変化による、または厚い酸化物のゲート・
オーバラップからの表面の反転を防止することである。
次いで、Ｐウエル・レジスト・マスク45をそのままに残
して、注入しようとするｐ領域上のCVD酸化物35を選択
的にはぎ取る。それから、Ｐウエル/VT調節注入を実行
し、ｎ−エピをこれらの注入によりｐ型49Aに局部的に
変換する。ドーピングは、フィールド酸化中に、ｐウエ
ルがｎエピ下のｐ型エピに接続するようになるものであ
る。表面濃度を調節して、nFETの所望VTを達成する。
次に、第7A図に見るように、フィールド51を酸化し（50
00Å〜6000Å）、窒化物33パッドと酸化物31パッドのス
タックを除去し、ゲート酸化物53（100Å〜150Å）を成
長させる。ウエハは、比較的薄い（500Å〜600Å）LPCV
D（低圧化学的気相成長法）ポリシリコン層57のブラン
ケット付着により、覆われている。この層はFETについ
てはゲート酸化物を保護する働きをし、一方バイポーラ
・トランジスタのエミッタを形成するためには、酸化物
を除去する。
各型のバイポーラ・デバイスごとにレジスト・マスク59
を用いて、真性ベース注入及びペディスタル注入を得る
領域を画定する。先ず、（RIEなどにより）ポリシリコ
ン57を選択的にゲート酸化物53に達するまでエッチング
する。次いで、ある型のペディスタル61を注入する（第
7A図）。次に、エミッタ縁部をベース縁部に自己整合さ
せる場合に生じる恐れのある、エミッタ・ベースの打ち
抜きの問題を避けるために、レジスト59を制御下でエッ
チバックする。このようにして、次に行なう真性ベース
注入がポリシリコン層57の縁部領域の下に入り込み、
（したがってエミッタ縁部を過ぎて）、第7B図に見るよ
うに、打ち抜きを防止する。
エッチバックは、レジストはぎ取り具、またはまた比較
的高圧で操作される指向性のあるRIE工具で実施するこ
とができる。工程では、レジストの縁部が横方向に押し
戻されて、真性ベース注入がポリシリコンの下に行くこ
とができるように、ある程度の横方向のエッチングが必
要となる。これが、エミッタ縁部で高いベース・ドーパ
ント濃度をもたらす。真性ベースの注入63に従って、レ
ジスト59をはぎ取り、真性ベースとペディスタル注入を
確定するマスクを付けて、反対型のバイポーラで類似の
工程（図示せず）が行なわれる。再び、ゲート酸化物が
両方の場合にスクリーン酸化物として働く。
ここでポリシリコン・エミッタ及びFETのゲート電極を
形成することができる。バイポーラの場合、ポリシリコ
ンが単結晶シリコンと接触しなければならないので、ゲ
ート酸化物53を除去しなければならない。しかしFETの
場合には、残しておかなければならない。第８図に示す
ように、これを、第２のより厚いポリシリコン付着65
（1500Åないし3000Å）の直前に希HF湿式エッチングに
よって表面を清浄にすることにより、マスクなしに解決
している。ただし、FET域では、最初のポリシリコン57
はゲートを覆い、エッチ剤がゲートを損傷するのを防止
する。エッチングによって、ポリシリコンの表面からど
のような自然発生の酸化物も、除いて清浄にするので、
次の層が前のポリシリコン層に良く接触するようにな
る。ここで、npn/nFET（ｎ型）のエミッタ・ゲート67及
び71ならびにpnp/pFET（ｐ型）のエミッタ・ゲート69及
び73に適した代替のマスキング75を用いて、ポリシリコ
ンをドーピングする。
第９図では、低い抵抗を得るため、ポリシリコン65の上
に硅化物77（WSi2やTiSi2など）を形成し、硅化物77をC
VD酸化物または真性ポリシリコン79でキャップ状にかぶ
せる。次いで、ゲート／エミッタ・スタック81、83、8
5、87を、指向性エッチングによりパターンニングす
る。
しかし、ゲート・ポリシリコンはエミッタ・ポリシリコ
ンよりも（最初の保護ポリシリコン57の分だけ）厚いの
で、エミッタ周囲の単結晶シリコンがエッチングされる
ことになる。このためエミッタと外因性ベースの間の距
離が増加するので、エミッタ・ベース接合部の逆降伏電
圧が許容されないほど低くなることはない。
酸化とCVD酸化物付着のある種の組合せを（RIEと共に）
用いて、スペーサ91を約300Å〜1000Åの厚さにエミッ
タ／ゲートの縁部に形成する。この酸化物91は、ソース
／ドレインと外因性ベースの注入をゲート／エミッタの
縁部から分岐するスペーサとして働く。FETの場合に
は、これは、注入がゲートの縁部を侵すことによる損傷
を防止する。バイポーラの場合には、外因性ベース注入
をエミッタの縁部から移動させ、このため２つの高濃度
域は接触せず、許容し難い低い逆降伏電圧の原因とはな
らない。ここで、２個のマスクを用いて、選択的に：
１）NPN/pFETのｐ＋ソース／ドレイン93/95及び外因性
ベース97を注入でき、２）nFET/PNPのｎ＋ソース／ドレ
イン97/99及び外因性ベース101を注入できる。ｐ＋のゲ
ート／エミッタ縁部との間隔を、ｎ＋のゲート／エミッ
タ縁部との間隔と相違させようとする場合には、ある型
の注入を実行することができ、それから、CVD酸化物付
着及びRIEにより、第２のスペーサ形成工程に着手でき
る。これによってソース／ドレイン（または外因性ベー
ス）がゲート／エミッタの縁部間隔にまで増大する。そ
こで、第２のソース／ドレイン注入を実行することがで
きる。
第11図で、ゲート／エミッタ・ポリシリコンの最上部に
ある酸化物及び硅化物は、ソース／ドレイン・ドーパン
トがポリシリコンを逆ドーピングするのを防止する。処
理は打込みによって終了させる。Ｎ＋サブコレクタへの
リーチ・スルー103は、エミッタに隣接するnpn外因性ベ
ース97と同じやり方で製作され、そこではリーチ・スル
ーはソース／ドレイン・マスクを用いてＮ＋注入を得
る。このＮ＋注入は（Ｐ＋注入の代りに）、ベース注入
を逆ドーピングする。同じように、ｐ＋ソース／ドレイ
ン注入（第11図に図示せず）でドープした非エミッタpn
pベース領域を使用することにより、ｐ＋サブコレクタ
へのリーチスルーを製作する。リーチスルーを形成する
余分な処理は必要ではない。
本発明を、その好ましい実施例を参照して、詳しく示
し、説明したが、本発明の範囲から逸脱することなく、
形状及び細部の様々な変更を実行できることを、当業者
は了解されたい。
E.発明の効果 本発明により、バイポーラ・デバイス及びCMOSデバイス
の製造を統合する共通の段階を含む、Bi−CMOSデバイス
を製造する工程が実現された。
【図面の簡単な説明】
第１図ないし第４図、第5A図及び第5B図、第６図、第7A
図及び第7B図、そして第８図ないし第11図は、本発明に
よるBi−CMOSデバイスの製造順序を示す断面図である。 ３……Ｐ−エピ層、５、19、21、31……酸化物、７、33
……窒化物、９……マスク層、11、13……選択域、15、
17……サブコレクタ域、23……Ｐ層、27、103……リー
チスルー、29……Ｎ−エピ層、35……CVD酸化物、37…
…「ｎウエル」マスク、「ｎウエル」レジスト、39、41
……デバイス領域、45、59……レジスト、47……ｐ型チ
ャネル止め、53……ゲート酸化物、57、65、79……ポリ
シリコン、61……ペディスタイル、63……注入、67、6
9、71、73……エミッタ・ゲート、81、83、85、87……
ゲート／エミッタ・スタック、91……スペーサ、酸化
物、93……ｐ＋ソース、95、99……ドレーン、97……ｎ
＋ソース、97……外因性ベース

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】表面にエピ層（29）を有し、選択された領
    域において前記エピ層の下にＮ＋サブコレクタ（15）及
    びＰ＋サブコレクタ（27）を含む半導体基板上に垂直NP
    N及びPNP型バイポーラ・トランジスタと相補型電界効果
    トランジスタとを同時に製作する方法において、 ａ）上記基板上に、パッド酸化物層（31）、窒化物層
    （33）及び酸化物層（35）を形成する段階と、 ｂ）表面分離領域を位置決めするため、前記のパッド酸
    化物層（31）、窒化物層（33）及び酸化物層（35）をパ
    ターニングする段階と、 ｃ）前記Ｎ＋サブコレクタ（15）上の前記エピ層（29）
    の領域にＮウェルを形成するためのＮウエル形成用マス
    ク（37）を形成する段階と、 ｄ）Ｎ型ドーパントを露出領域に注入して、デバイス保
    護環（43）を形成する段階と、 ｅ）前記Ｎ＋サブコレクタ（15）上の露出酸化物層（3
    5）を除去し、Ｎ型ドーパントを注入して、しきい値電
    圧を調整する段階と、 ｆ）前記Ｎウエル形成用マスク（37）を除去し、Ｎ型ド
    ーパントの代わりにＰ型ドーパントを用い、前記Ｐ＋サ
    ブコレクタ（15）上の前記エピ層（29）の領域にＰウエ
    ルを形成するために前記ｃ）ないしｅ）の段階と同様の
    段階を繰り返し、次いでＰウエル形成用マスク（45）を
    除去する段階と、 ｇ）フィールドを酸化（51）し、窒化物層（33）及びパ
    ッド酸化物層（31）を除去し、ゲート酸化物層（53）を
    成長させる段階と、 ｈ）LPCVD（減圧化学的気相成長法）ポリシリコン層（5
    7）をブランケット付着させる段階と、 ｉ）前記ポリシリコン層（57）をレジスト（59）でマス
    キングし、前記ポリシリコン層（57）を前記Ｎウェルに
    おけるバイボーラ・ベース領域及びペデイスタル・コレ
    クタ領域のゲート酸化物層（53）に達するまで選択的に
    エッチングする段階と、 ｊ）Ｎ型ペデイスタル・コレクタ（61）を前記のエッチ
    ングされた開放個所に注入する段階と、 ｋ）レジスト（59）をエッチバックする段階と、 ｌ）Ｐ型ドーパントを前記Ｎウエルのバイポーラ・ベー
    ス領域（63）に注入する段階と、 ｍ）レジスト（59）を除去する段階と、 ｎ）前記Ｐウエルに反対型のバイポーラ・デバイスを形
    成するため、Ｎ型ドーパントとＰ型ドーパントとを入れ
    替えて、ｉ）ないしｍ）の段階と同様の段階を繰り返す
    段階と、 ｏ）前記ポリシリコン層（57）で覆われていないで領域
    のゲート酸化物層（53）を除去する段階と、 ｐ）第２ポリシリコン層（65）を表面上に付着する段階
    と、 ｑ）前記第２ポリシリコン層（65）をドーピングする段
    階と、 ｒ）前記第２ポリシリコン層（65）をパターニングし
    て、ゲート電極（81、87）及びポリシリコン・エミッタ
    （83、85）を形成し、エミッタ（83、85）に隣接する表
    面に凹部を形成する段階と、 ｓ）レジスト・マスキング及びドーパント注入を用い
    て、それぞれＰ型及びＮ型のソース及びドレインと、外
    因性ベースと、リーチスルーとを形成する段階と、 を含むBi−CMOSデバイス製造方法。
JP1328605A 1988-12-21 1989-12-20 Ｂｉ―ＣＭＯＳデバイス製造方法 Expired - Lifetime JPH0744232B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/287,945 US4868135A (en) 1988-12-21 1988-12-21 Method for manufacturing a Bi-CMOS device
US287945 1988-12-21

Publications (2)

Publication Number Publication Date
JPH02215158A JPH02215158A (ja) 1990-08-28
JPH0744232B2 true JPH0744232B2 (ja) 1995-05-15

Family

ID=23105052

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1328605A Expired - Lifetime JPH0744232B2 (ja) 1988-12-21 1989-12-20 Ｂｉ―ＣＭＯＳデバイス製造方法

Country Status (4)

Country Link
US (1) US4868135A (ja)
EP (1) EP0375585B1 (ja)
JP (1) JPH0744232B2 (ja)
DE (1) DE68926224T2 (ja)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4929565A (en) * 1986-03-04 1990-05-29 Motorola, Inc. High/low doping profile for twin well process
US5075241A (en) * 1988-01-29 1991-12-24 Texas Instruments Incorporated Method of forming a recessed contact bipolar transistor and field effect device
US4897703A (en) * 1988-01-29 1990-01-30 Texas Instruments Incorporated Recessed contact bipolar transistor and method
JPH02101747A (ja) * 1988-10-11 1990-04-13 Toshiba Corp 半導体集積回路とその製造方法
US5028977A (en) * 1989-06-16 1991-07-02 Massachusetts Institute Of Technology Merged bipolar and insulated gate transistors
EP0417457A3 (en) * 1989-08-11 1991-07-03 Seiko Instruments Inc. Method of producing field effect transistor
EP0436297A3 (en) * 1989-12-04 1992-06-17 Raytheon Company Small bicmos transistor
US4997775A (en) * 1990-02-26 1991-03-05 Cook Robert K Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor
US5102811A (en) * 1990-03-20 1992-04-07 Texas Instruments Incorporated High voltage bipolar transistor in BiCMOS
US5104817A (en) * 1990-03-20 1992-04-14 Texas Instruments Incorporated Method of forming bipolar transistor with integral base emitter load resistor
EP0452720A3 (en) * 1990-04-02 1994-10-26 Nat Semiconductor Corp A semiconductor structure and method of its manufacture
JPH0445538A (ja) * 1990-06-13 1992-02-14 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5001073A (en) * 1990-07-16 1991-03-19 Sprague Electric Company Method for making bipolar/CMOS IC with isolated vertical PNP
KR970000425B1 (ko) * 1990-09-20 1997-01-09 이해욱 BiCMOS형 전계효과 트랜지스터 및 그의 제조방법
KR940003589B1 (ko) * 1991-02-25 1994-04-25 삼성전자 주식회사 BiCMOS 소자의 제조 방법
EP0505877A2 (en) * 1991-03-27 1992-09-30 Seiko Instruments Inc. Impurity doping method with adsorbed diffusion source
US5101257A (en) * 1991-07-01 1992-03-31 Motorola, Inc. Semiconductor device having merged bipolar and MOS transistors and process for making the same
US5132236A (en) * 1991-07-30 1992-07-21 Micron Technology, Inc. Method of semiconductor manufacture using an inverse self-aligned mask
KR940007466B1 (ko) * 1991-11-14 1994-08-18 삼성전자 주식회사 BiCMOS 소자의 제조방법
US5306652A (en) * 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
WO1993016494A1 (en) * 1992-01-31 1993-08-19 Analog Devices, Inc. Complementary bipolar polysilicon emitter devices
US5164326A (en) * 1992-03-30 1992-11-17 Motorola, Inc. Complementary bipolar and CMOS on SOI
US5286991A (en) * 1992-08-26 1994-02-15 Pioneer Semiconductor Corporation Capacitor for a BiCMOS device
US5504363A (en) * 1992-09-02 1996-04-02 Motorola Inc. Semiconductor device
US6011283A (en) * 1992-10-19 2000-01-04 Hyundai Electronics America Pillar emitter for BiCMOS devices
US5557131A (en) * 1992-10-19 1996-09-17 At&T Global Information Solutions Company Elevated emitter for double poly BICMOS devices
US5384278A (en) * 1992-11-16 1995-01-24 United Technologies Corporation Tight control of resistor valves in a SRAM process
US6249030B1 (en) 1992-12-07 2001-06-19 Hyundai Electronics Industries Co., Ltd. BI-CMOS integrated circuit
US5516718A (en) * 1992-12-07 1996-05-14 At&T Global Information Solutions Company Method of making BI-CMOS integrated circuit having a polysilicon emitter
JP3343968B2 (ja) * 1992-12-14 2002-11-11 ソニー株式会社 バイポーラ型半導体装置およびその製造方法
DE4319437C1 (de) * 1993-03-05 1994-05-19 Itt Ind Gmbh Deutsche Verfahren zur Herstellung einer monolithisch integrierten Schaltung mit mindestens einem CMOS-Feldeffekttransistor und einem npn-Bipolar-Transistor
US5411900A (en) * 1993-03-05 1995-05-02 Deutsche Itt Industries, Gmbh Method of fabricating a monolithic integrated circuit with at least one CMOS field-effect transistor and one NPN bipolar transistor
US5448085A (en) * 1993-04-05 1995-09-05 The United States Of America As Represented By The Secretary Of The Air Force Limited current density field effect transistor with buried source and drain
US5441903A (en) * 1993-12-03 1995-08-15 Texas Instruments Incorporated BiCMOS process for supporting merged devices
JPH07169771A (ja) * 1993-12-15 1995-07-04 Nec Corp 半導体装置及びその製造方法
US5444004A (en) * 1994-04-13 1995-08-22 Winbond Electronics Corporation CMOS process compatible self-alignment lateral bipolar junction transistor
DE19523536A1 (de) * 1994-07-12 1996-01-18 Siemens Ag Verfahren zur Herstellung von MOS-Transistoren und Bipolartransistoren auf einer Halbleiterscheibe
JPH08107114A (ja) * 1994-10-04 1996-04-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5449627A (en) * 1994-12-14 1995-09-12 United Microelectronics Corporation Lateral bipolar transistor and FET compatible process for making it
US5627097A (en) * 1995-07-03 1997-05-06 Motorola, Inc. Method for making CMOS device having reduced parasitic capacitance
JP2790084B2 (ja) * 1995-08-16 1998-08-27 日本電気株式会社 半導体装置の製造方法
RU2106039C1 (ru) * 1995-11-09 1998-02-27 Акционерное общество открытого типа "НИИМЭ и завод "Микрон" Способ изготовления бикмоп структур
US5786622A (en) * 1997-05-16 1998-07-28 Tritech Microelectronics International Ltd. Bipolar transistor with a ring emitter
US5882977A (en) * 1997-10-03 1999-03-16 International Business Machines Corporation Method of forming a self-aligned, sub-minimum isolation ring
US6096618A (en) * 1998-01-20 2000-08-01 International Business Machines Corporation Method of making a Schottky diode with sub-minimum guard ring
US6246096B1 (en) 1998-06-24 2001-06-12 Advanced Micro Devices Totally self-aligned transistor with tungsten gate
WO2003038893A2 (de) * 2001-10-26 2003-05-08 Infineon Technologies Ag Halbleiterstruktur und verfahren zum herstellen derselben
US6762469B2 (en) * 2002-04-19 2004-07-13 International Business Machines Corporation High performance CMOS device structure with mid-gap metal gate
US7037799B2 (en) * 2002-10-24 2006-05-02 Texas Instruments Incorporated Breakdown voltage adjustment for bipolar transistors
US6909164B2 (en) * 2002-11-25 2005-06-21 International Business Machines Corporation High performance vertical PNP transistor and method
JP4845410B2 (ja) * 2005-03-31 2011-12-28 株式会社リコー 半導体装置
JP4342579B2 (ja) * 2006-08-31 2009-10-14 三洋電機株式会社 半導体装置
JP2009010341A (ja) * 2007-05-29 2009-01-15 Toshiba Corp 半導体装置の製造方法
US8211786B2 (en) * 2008-02-28 2012-07-03 International Business Machines Corporation CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication
US7687862B2 (en) * 2008-05-13 2010-03-30 Infineon Technologies Ag Semiconductor devices with active regions of different heights
CN103426759B (zh) * 2012-05-16 2016-02-10 上海华虹宏力半导体制造有限公司 Pldmos的制造方法
JP6219224B2 (ja) * 2014-04-21 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置
US12513941B2 (en) * 2022-06-24 2025-12-30 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4403395A (en) * 1979-02-15 1983-09-13 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
US4637125A (en) * 1983-09-22 1987-01-20 Kabushiki Kaisha Toshiba Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor
US4553315A (en) * 1984-04-05 1985-11-19 Harris Corporation N Contact compensation technique
US4696092A (en) * 1984-07-02 1987-09-29 Texas Instruments Incorporated Method of making field-plate isolated CMOS devices
DE3680520D1 (de) * 1986-03-22 1991-08-29 Itt Ind Gmbh Deutsche Verfahren zum herstellen einer monolithisch integrierten schaltung mit mindestens einem bipolaren planartransistor.
JPS6329967A (ja) * 1986-07-24 1988-02-08 Fuji Xerox Co Ltd 半導体装置の製造方法
US4784966A (en) * 1987-06-02 1988-11-15 Texas Instruments Incorporated Self-aligned NPN bipolar transistor built in a double polysilicon CMOS technology

Also Published As

Publication number Publication date
DE68926224D1 (de) 1996-05-15
EP0375585A3 (en) 1991-04-10
US4868135A (en) 1989-09-19
JPH02215158A (ja) 1990-08-28
EP0375585B1 (en) 1996-04-10
EP0375585A2 (en) 1990-06-27
DE68926224T2 (de) 1996-10-10

Similar Documents

Publication Publication Date Title
US4868135A (en) Method for manufacturing a Bi-CMOS device
US7846805B2 (en) Self-aligned vertical PNP transistor for high performance SiGe CBiCMOS process
US5294823A (en) SOI BICMOS process
US5424572A (en) Spacer formation in a semiconductor structure
CN1328782C (zh) 半导体工艺与集成电路
US4902639A (en) Process for making BiCMOS integrated circuit having a shallow trench bipolar transistor with vertical base contacts
US4962053A (en) Bipolar transistor fabrication utilizing CMOS techniques
JPH0689900A (ja) 自己整合型バイポーラトランジスタ製造方法
US7217609B2 (en) Semiconductor fabrication process, lateral PNP transistor, and integrated circuit
US6461925B1 (en) Method of manufacturing a heterojunction BiCMOS integrated circuit
JP3208159B2 (ja) Ｓｏｉ基板上にバイポーラトランジスタとｃｍｏｓトランジスタを製造する方法及びそれらのトランジスタ
US6767797B2 (en) Method of fabricating complementary self-aligned bipolar transistors
EP0281235B1 (en) Bipolar transistor fabrication utilizing cmos techniques
US5504364A (en) CMOS locos isolation for self-aligned NPN BJT in a BiCMOS process
US5065209A (en) Bipolar transistor fabrication utilizing CMOS techniques
US6790736B2 (en) Method for manufacturing and structure of semiconductor device with polysilicon definition structure
EP0434182B1 (en) Fabrication of buried layers in integrated circuits
US20050098852A1 (en) Bipolar transistor with selectively deposited emitter
JP3062028B2 (ja) 半導体装置の製造方法
JPH04372164A (ja) ＢｉＣＭＯＳ型半導体装置の製造方法
JPH0527265B2 (ja)
KR20010057342A (ko) 반도체장치의 제조방법
KR20020034561A (ko) 반도체장치 및 그 제조방법
JPH06232356A (ja) 半導体装置の製造方法
JPH05308078A (ja) 半導体装置の製造方法