JPH02215226A - セルフ―ラッチング論理ゲート - Google Patents

セルフ―ラッチング論理ゲート

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JPH02215226A
JPH02215226A JP1322478A JP32247889A JPH02215226A JP H02215226 A JPH02215226 A JP H02215226A JP 1322478 A JP1322478 A JP 1322478A JP 32247889 A JP32247889 A JP 32247889A JP H02215226 A JPH02215226 A JP H02215226A
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input
output
gate
transistor
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JP1322478A
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Vincent K Z Win
ビンセント・ケー・ゼット・ウィン
Andrew K Chan
アンドリュー・ケー・チャン
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Advanced Micro Devices Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明はプログラマブル・ロジック・アレイ（ＰＬＡ
）に関する。より特定的には、この発明はプログラマブ
ル争アレイ・ロジック（ＰＡＬ）回路に関する。
ここにおいて本発明は特定的な応用のための実例的な実
施例を参照して説明されるが、この発明はそれに限定さ
れないことが理解されなければならない。当業者および
ここに提示される教示にアクセスするものはこの発明の
範囲内で修正、応用および実施例が、かつ本発明が有益
であるであろう分野が付は加えられることがわかるであ
ろう。
関連技術の説明 プログラマブル赤ロジック・アレイはＰＣ（印刷配線回
路）ボードのために“グルー（ｇ　ｌ　ｕ　ｅ）論理“
を与える。グルー論理は２つのボードをインターフェイ
スするために必要とされる論理でありかつ一般に複数個
のＡＮＤゲート、ＯＲゲートおよび入力／出力！１０バ
ッファを含む。ＰＬＡは小さな空間しか用いずかつぞれ
ゆえ一般にグルー論理を個別のＡＮＤゲート、ＯＲゲー
トおよびＩ１０バッファより低費用の態様で提供する。
ＰＬＡはまたディスクリートなまたは個別のゲートが構
成を変更することが可能だという利点を与える。すなわ
ち、ＰＬＡは選択されたＡＮＤゲートの出力を選択され
たＯＲゲートの入力に相互接続するための“ＡＮＤ”ゲ
ートのアレイ、　“ＯＲ”ゲートのアレイおよびいくつ
かの設備を含む。
ＰＬＡはＡＮＤゲートによって与えられＯＲゲートを介
する積項の組合わせで多様な論理機能が実現されること
を許容する。さらに、アレイの形態は他の機能を実現す
るために素早く、簡単にかつ比較的低費用で再プログラ
ム化されてもよい。
米国特許番号４，１２４，８９９において述べられるよ
うに、プログラマブル・アレイ・ロジック回路はＰＬＡ
の速度、空間条件、費用および電力消費においてさらに
改良を与えるために開発された。最も一般的な意味にお
いて、ＰＡＬはそこにおいて回路入力のプログラマブル
・アレイが複数のＡＮＤゲートに与えられ積項を発生す
る、フィールドφプログラマブル・ロジックアレイを提
供する。ＡＮＤゲートのサブグループからの出力は次い
で、入力としてプログラム化不可能に、個別な特定され
たＯＲゲートに接続され項の合計を与える。したがって
Ｆ’ＡＬは一般的なＰＬＡに関してプログラマブルなＡ
ＮＤおよび固定されたＯＲ機能を与える。
先行技術において、ＰＡＬの部品総数を減らし、設計を
簡素化しかつ電力消費を減少させるための努力が行なわ
れている。したがって、ＰＡＬは容重カスタンバイ装置
として設計されてきた。すなわち、ＰＡＬは一般的に、
入力が切換えられていないときは電力を消費しない。電
力は入力が１つのアドレスから別のアドレスに切換わる
ときのみ消費される。このようなＰＡＬのパワーアップ
初期化はそれゆえ、電力が装置に与えられるとき入力が
切換わっていないという点で幾分問題がある。
すなわち、入力が所与の出力の組にとって適切であって
も、入力が切換わっていないのでこれらの出力は一般に
パワーアップ時に与えられない。したがって、すべての
データ経路の出力におけるラッチに加えて、パワーアッ
プ初期化回路は出力信号が出力として与えられ得るまで
出力信号を保持することが求められる。
従来のＰＡＬはこれまで、この目的のために別の外部ラ
ッチを設けてきた。不幸なことに、出力経路の各々にラ
ッチを設けることはかなりのシリコン空間を使いかつそ
れゆえ幾分費用がかさむ。
さらに、これらのラッチ回路の多くは、駆動される時シ
ステム機能に有限のＲＣ遅延を課すという特性キャパシ
タンスを持つことがわかった。これはデータ経路の速度
を限定する傾向がある。
したがって、先行技術において、外部ラッチを用いるこ
とな（完全にラッチされる出力を有するＰＡＬ回路が必
要とされている。先行技術において、さらに零スタンバ
イ電カプログラマプル・アレイ・ロジック装置および他
のプログラマブル・ロジック・アレイのための初期化回
路が必要性とされている。
発明の概要 先行技術におけるこの必要性はこの発明のセルフ−ラッ
チング論理ゲート、極性選択制御論理および初期化回路
によって処理される。
セルフ−ラッチング論理ゲートは２つまたはそれ以上の
入力信号の関数を表わす出力信号を発生するための第１
論理ゲート回路を含む。第１論理ゲート回路は少なくと
も２つのトランジスタを有する論理ゲートを含み、各々
のトランジスタは第１、第２および第３端子を有する。
各々のトランジスタの第１端子はセルフ−ラッチング論
理ゲートおよび論理ゲート回路のための出力端子を与え
るために接続される。トランジスタの第２端子は論理ゲ
ート回路のために第１および第２データ入力端子を与え
る。各々のトランジスタの第３端子は共通な終端（すな
わち接地）に接続される。
第１および第２相補型モードトランジスタが設けられる
。その各々は第１、第２および第３端子を含み、第１ト
ランジスタの第１端子は電位のソースに接続され、第１
および第２トランジスタの第２端子は互いに接続されて
第１および第２トランジスタのための共通入力端子を与
え、第１トランジスタの第３端子および第２トランジス
タの第１端子は第１論理ゲートの出力端子に接続されか
つ第２トランジスタの第３端子は接地に接続される。
第２の論理ゲート回路は第１および第２入力端子を有す
る第２論理ゲートを含むために設けられ、第１入力端子
は第１論理ゲート回路の出力端子に接続され、第２入力
端子はセルフ−ラッチングゲートのためにラッチ入力端
子を与えかつ、第２論理ゲートの出力端子は第１および
第２トランジスタの共通入力端子に接続される。
極性選択制御論理は最小の部品総数でマクロセルのため
に最適な設計を提供する。この発明は第１および第２入
力経路を有するマクロセルのレジスタとともに用いるよ
うに設計され、第１入力経路はインバータを含み、第１
および第２スイッチを各々の経路において含む。極性選
択制御論理はクロック入力および極性入力信号を受けか
っそれに応答して第１スイッチの起動を制御するための
第１論理回路、および、クロック入力および反転された
極性入力信号を受けかつそれに応答して第２スイッチの
起動を制御するための第２論理回路を含む。
極性入力信号が第１の状態にある時、第１入力経路はク
ロックら号に従って、第１スイッチを介して能動化され
かつ極性入力信号が第２の状態にある時、第２入力経路
はクロック信号に従って第２スイッチを介して能動化さ
れる。
最後に、川明化回路は第１の安定した出力状態を、それ
に対して電力を加えるに先立って与えかつ第２の安定し
た出力状態を、それに対して電力を加えた後に与えるた
めのラッチ回路を含む。ラッチ回路は入力端子５出力端
子と第１および第２の電力端子を含み、第１電力端子は
電位のソースに接続されかつ第２電力端子は共通の終端
に接続される。
初期化回路はさらに、システムに電力を与えた後のいず
れかの時にラッチ回路の入力端子に状態切換入力信号を
与えるための第１切換回路を含む。
第１切換回路は第１、第２および第３端子を有する第１
切換素子を含み、第１端子は出力端子でありかつラッチ
回路の入力端子に接続され、第２端子は入力端子であり
かつ電位のソースに接続され、かつ第３端子は共通な終
端に接続される。この発明の初期化回路はパワーアップ
時に出力パルスを与えることにおいて有効であり、その
前縁はラッチング回路によって制御されかつその後縁は
切換回路によって制御される。
この発明の目的および利点は添付の図面と関連する次の
詳細な説明から当業者には明らかとなるであろう。
発明の説明 第１図は実例的なプログラマブル・アレイ・ロジック（
ＰＡＬ）システム１０の簡略化されたブロック図である
。先行技術において一般に知られるように、ＰＡＬｌｏ
は最小の電力消費で高速で、回路配線のための“グルー
論理”を提供するのに特に有利な設計のプログラマブル
・ロジック・アレイである。ＰＡＬｌｏは典型的には静
電保護回路（図示されず）を有するプローブバッドであ
る複数個の入力パッド１２を含む。入力バッド１２はＰ
ＡＬＩＯによって与えられる“グルー論理”を介して第
１回路を他の回路に結合することを容易にする。入力バ
ッド１２の各々は入力バッファ（ＩＢ）１４に接続され
る。入力バッファ１４の各々は対応する入力パッド１２
におけるアドレス遷移を検出するための回路を含む。入
力バッファ１４の各々はバス１６、および遷移検出信号
（ＴＤＳ）バス（図示されず）と呼ばれるファイ（φ）
発生器１８に接続される。バス１６はアレイ２０と通信
する。アレイ２０は典型的には、ＡＮＤゲートの電気的
に消去可能な（Ｅ２）セルアレイ（図示されず）を与え
る。先行技術において知られるように、アレイ２０のＡ
ＮＤゲートの各々の各入力は入力データバス１６の選択
されたラインにプログラム化可能に相互接続されてもよ
い。−１セツトのセンスアンプ２８はアレイ２０に接続
される。センスアンプ２８は複数個のラッチング回路ま
たはラッチブロック３０に、アレイ２０の各出力に対し
て１つずつ接続される。以下に述べられるように、ラッ
チブロックはこの発明のセルフ−ラッチング論理ゲート
を含む。ラッチブロック３０の各々はマクロセル３２に
接続され、その各々は次いで複数個の出力バッド３４の
１つまたはそれ以上に接続されてもよい。出力バッド３
４は、データが入力バッファ３６を介してＰＡＬＬＯを
反対方向に伝搬されるとき入力パッドを兼ねてもよい。
第１図のＰＬＡＩＯは遷移検出信号（ＴＤＳ）バス３９
を介してファイ発生器１８に接続される初期化回路３７
を含む。
通常（非プログラム化）モードの動作において、ＰＡＬ
ＩＯはわずかまたは全く電力を消費しないスタンバイモ
ードにある。入力パッド１２に対する入力が切換えられ
るとき、入力データ類は関連の入力バッファ１４を介し
てアレイ２０に伝搬する。入力バッファ１４のアドレス
遷移検出論理は関連の入力バッド１２におけるアドレス
変化を検出しかつファイ発生器１８をトリガする。ファ
イ発生器１８はトリガされるとセンスアンプ２８および
ラッチブロック３０にパルスを発生１７、センスアンプ
２８とラッチブロック３０はわずかまたは全く電力を消
費しない初期のスタンバイ状態からオンする。同時に、
ファイ発生器１８は“ＢＬＴＣＨ”および“ＬＴＣＨ”
信号をラッチブロック３０に送る。バッファ１４からの
入力データはアレイ２０によって用いられ積項の状態を
変える。
センスアンプ２８はアレイ２０内の状態変化を検出しか
つそこからの積項でラッチブロック３０を駆動する。フ
ァイ発生器１８からの“ＢＬＴＣＨ”および“ＬＴＣＨ
”信号はラッチブロック３０を能動化するので、データ
がセンスアンプ２８から利用可能なときラッチブロック
３０によって検出およびラッチされ、マクロセル３２を
駆動するために用いられる。マクロセル３２は関連の出
力パッドにレジスタおよび他の出力機能（たとえばイネ
ーブル制御、Ｄフリップ−フロップ、セットおよびリセ
ット制御、他の情報および状態制御）を与える。
先行技術において知られているように、ラッチ機能のタ
イミングはシステム１０の動作がうまくいくためには重
要である。もしデータが早くラッチされると、正しくな
いデータが出力されるかもしれない。もしデータが遅く
ラッチされると、正しくないデータが出力されるかまた
は装置が最適速度より遅い速度で動作するかもしれない
。したがって、本質的に容量性負荷であるダミー列３８
が設けられる。ダミー列３８はアレイ２０を介するラッ
チブロック３０へのデータ伝搬のモデルを作る遅延回路
である。ダミー列３８はそれゆえφ発生器１８に適切な
タイミングを与える。
上に述べたように、ラッチブロック３０はとりわけ積項
の論理機能（、たとえばＯＲ機能）を与えかつ関連のマ
クロセル３２への出力のための結果をラッチするラッチ
ング回路を含む。従来のラッチブロックはこれまで別の
外部ラッチを何する論理ゲート（たとえばＯＲゲート）
を用いてきた。
上に述べたように、別のラッチを用いると回路が複雑に
なり、費用および電力消費がかさみかつシステムの速度
を減少させるかもしれない。この発明の１つの有利な局
面は、その外部に別のラッチを用いることなく望ましい
論理（ＯＲ）機能を与えかつ出力のための結果をラッチ
するセルフ−ラッチング論理ゲートを設けていることで
ある。第２図に、この発明のセルフ−ラッチング論理ゲ
ートを組入れたラッチブロック３０の実例的な実施例の
略図が示される。ラップロック３０はこの発明のセルフ
−ラッチング論理ゲート４０の実例的な装備、検査回路
５０．極性回路６０．複数個の従来のラッチＬＡＴＩ−
ＬＡＴ４およびトランジスタＱ８を含む。
セルフ−ラッチング論理ゲート４０は第１論理ゲート４
１（ＮＯＲゲート）を与える複数個のトランジスタＱｌ
−０５を含む。トランジスタの各々はそれぞれ第１、第
２および第３端子である４２．４４および４６を有する
ｎチャネルＭＯＳデバイスとして実現される。各トラン
ジスタの第１端子４２は共通ノード゛Ａ゛で接続されラ
ッチブロック３０および論理ゲート４０の出力端子を与
える。トランジスタの第２＠丁４４は論理ゲート４０の
ための入力端子を与える。４つの第１トランジスタＱｌ
−Ｑ４はラインＳＯＯないしＳＯ３上のセンスアンプ２
８の各々からデータ入力を受る。ＮＯＲゲート４１への
第５入力は検査回路５Ｕの出力によって第５トランジス
タＱ５の第２端子４４に与えられる。各トランジスタの
第３端子４６は共通接地終端に接続される。
セルフ−ラッチング論理ゲート４０はラッチ機能を与え
る回路５１を含む。回路５］は第１および第２の相補型
モードトランジスタＱ６どＱ７゜第２論理ゲートである
ＮＯＲゲート５３からなる。
回路５１の第１トランジスタＱ６の第１端子４８は電位
Ｖｃｅのソースに接続される。第２端子である入力端子
５２はＮＯＲゲート５３の出力に接続されかつ第３端子
５４は第１ＮＯＲゲート４１の出力端子に、ノード“Ａ
“において接続する。
したがって、電力はＣＣから第１トランジスタＱ６を介
して、第２論理ゲート５３からの低出力によってそれが
始動されるときならいつでも、トランジスタＱｌ−Ｑ５
に与えられる。第２トランジスタＱ７の第１端子５６は
また第１論理ゲート４１の出力にノード“Ａ“において
接続する。回路５１の第２トランジスタＱ７の第２（入
力）端子５８はまた第２論理ゲート５３の出力に接続さ
れる。第２トランジスタＱ７の第３端子６２は接地に接
続される。第１および第２トランジスタＱ６およびＱ７
は、第１トランジスタＱ６がｐチャネルトランジスタで
ありかつ第２トランジスタＱ７がｎチャネルトランジス
タである点で相補型モードトランジスタである。
回路３０は適切な基板上のシリコンまたは他の適切な拐
料のチップとして作られもよい。下の第１表はこの発明
の好ましい実施例のための回路素子の各々の実例的な幅
および長さをミクロンで示す。
第　　１　　表 Ｉ ＩＯ ｌｌ Ｑ゛１５ ＮＶＩ ＮＶ２ ＮＶ３ １、８ １、８ １、８ １、８ １、８ １、８ １、８ １、８ １、８ １、８ １、８ １、８ ２／１５ ＮＯＲＩ　　　　　　６　　　　　６ ＮＯＲ２１０６ ＮＯＲ３６６ 動作において、アドレスが入力バッド１２のいずれにお
いても切換わっていないとき、第２８ＯＲゲート５３の
出力はハイである。それゆえ、Ｑ６はオフでありかつセ
ルフ−ラッチング論理ゲート４０によって電力は消費さ
れない。
入力が入力バッド１２において切換えられると、たとえ
ば関連の入力バッファ１４はファイ発生器１８をトリガ
し、それは次いでラッチ信号’ＬＴＣＨ”および“ＢＬ
ＴＣＨ”をラッチブロック３０の各々に対して発生する
。ＢＬＴＣＨ信号がハイになるとき、第２ＮＯＲゲート
５３の出力はローになり、Ｑ６がオンしかつ第１ＮＯＲ
ゲート４１が能動化される。
上に述べたように、ファイ発生器はダミー列３８の制御
の下で動作し、アレイ２０およびセンスアンプ２８を介
するデータの伝搬遅延に関してラッチ信号“ＬＴＣＨ“
および“ＢＬＴＣＨ“の発生のための適切なタイミング
を与える。したがって、データは第１ＮＯＲゲート４１
によって入力４４において受けられ、同時にラッチ信号
ＢＬＴＣＨは第２ＮＯＲゲート５３によって受けられる
。
このようにして、もし入力のいずれかがハイなら、セル
フ−ラッチング論理ゲート４０のノードＡにおける出力
はローにな・る。もし入力のどれもハイでないなら、セ
ルフ−ラッチング論理ゲート４０の出力はハイになる。
安定した状態では、パッド１２における入力は切換わる
ことをやめかつ信号ＢＬＴＣＨはローになる。ノードＡ
は第２ＮＯＲゲート５３に対して第２の入力を与えるの
で、論理ゲート４０の出力がハイのとき、第２ＮＯＲゲ
ート５３の出力はローである。これによってＱ６はオン
にかつノードＡはハイレベルに保たれる。安定した状態
において、論理ゲート４０の出力がローのときは、第２
ＮＯＲゲート５３の両方の入力はローでありかつゲート
の出力はハイである。このハイ状態がＱ６をオフに、Ｑ
７をオンにかつノードＡを接地につなかった状態に保た
せる。セルフ−ラッチング論理ゲート４０の出力はロー
のままである。センスアンプ２８の出力はローなので、
ＶＣＣから接地へは電流は流れていない。これは入力が
切換わっていないとき、すなわち電力が消費されておら
ずかつデータがラッチされていないときには一般に望ま
しい結果である。いずれにしても、出力は関連のマクロ
セル３２によって都合の良いアクセスのためにライン’
ＬＡＤＡ”に与えられる。
セルフ−ラッチング論理ゲート３０の検査回路５０は４
入力論理ゲート６４、第２の相補型トランジスタの組６
６、インバータ６８および２入力ＮＯＲゲート７０を含
む。４入力ＮＯＲゲート６４は第１論理ゲート４１のト
ランジスタＱｌ−Ｑ５と本質的に同じ形態で配置された
４つのｎチャネルトランジスタＱＩＯ−０１３を含む。
すなわち、トランジスタの各々は第１、第２および第３
端子である７２．７４および７６を含む。各々のトラン
ジスタの第１端子７２は共通ノード“Ｂ“において接続
されゲート６４の出力端子を与える。
トランジスタの第２端子７４はゲート６４のための入力
端子を与える。トランジスタＱＩＯ−Ｑ１３はライン“
５ＯＯＥ”　　　”５ＯＳＥＴ’、”５ＯＲ３Ｔ”およ
び”５ＯＣＬＫ”のそれぞれのセンスアンプ２８から入
力を受ける。これらの信号はまた４つの従来のラッチＬ
ＡＴＩ、ＬＡＴ２゜ＬＡＴ３およびＬＡＴ４に与えられ
る。各トランジスタの第３端子７６は接地に接続される
。
４入力ＮＯＲゲート６４は相補型モードトランジスタＱ
９およびＱ１４を介して能動化され、Ｑ９はｐチャネル
でありかつもう一方のＱ１４はｎチャネルである。ｐチ
ャネルトランジスタＱ９は３つの端子７８．８０および
８２を含む。第１端子７８は電位Ｖ０゜のソースに接続
される。第２端子はインバータ６８の出力に接続されか
つ第３端子はノードＢに接続される。ｎチャネルトラン
ジスタＱ１４はそれぞれ第１、第２および第３端子であ
る８４．８６および８８の各々を含む。第１端子８４は
ノードＢに接続され、第２端子８６はｐチャネルトラン
ジスタＱ９の第２端子８０に接続されかつ第３端子８８
は接地に接続される。
２入力ＮＯＲゲート７０への２つの入力は４入力ｆ’Ｊ
ＯＲゲート６４およびインバータ６８の出力によって与
えられる。２入力ＮＯＲゲート７０の出力は第５トラン
ジスタＱ５を介してセルフ−ラッチング論理ゲート４０
への第５入力として設けられる。
システム１０がプログラムモードのとき、センスアンプ
２８はオンでありかつラッチはもはや必要ではないので
オンに切換えられる（通過モードに）あいにく、プログ
ラムモードにおいては、積項はたとえばマイクロセル３
２のクロックを駆動し、制御をセット、リセットおよび
出力するために用いられるので、アレイ２０内のプログ
ラムは直接検査され得ない。それゆえアレイ２０内に記
憶されるプログラムの検査を許容する回路が必要である
。検査回路５６はアレイ２０がプログラム化されている
かどうかについての表示を与えることによってこの必要
性を満たす。４入力ＮＯＲゲート６４はライン″５ＯＯ
Ｅ”　　’５ＯＳＥＴ”’５ＯＲ３Ｔ“およびＳ　ＯＣ
Ｌ　Ｋ“の積項を第５トランジスタＱ５を介して第１Ｎ
ＯＲゲート４１に送る。回路５０は”５ＯＯＥ”５ＯＳ
ＥＴ”“５ＯＲ３ＴＩ”および“Ｓ　ＯＣＬ　Ｋ”を検
査するために用いられる。回路４０もまたＳ００ないし
ＳＯ３のための検査回路として用いられる。
動作中、通常（速度）モードにおいて、ライン“ＰＧＭ
Ｉ”はローでありかつインバータ６８の出力はハイであ
る。その結果、ＮＯＲゲート７０の出力はローでありか
つ第１ＮＯＲゲート４１の第５トランジスタＱ５はオフ
である。また、検査回路５０のｐチャネルトランジスタ
Ｑ９はオフである。ｎチャネルトランジスタＱ１４はオ
ンでありかつそれはノードＢを制限しかつＮＯＲゲート
６４をローに引き寄せる。
プログラムモードにおいて、ラインＰＧＭＩ上の信号が
ハイになるとき、ｐチャネルトランジスｆｆ１Ｑ９をオ
ンにしながらインバータ６８の出力はローになりかつｎ
チャネルトランジスタＱ１４をオフにする。これが４入
力ＮＯＲゲート６４を能勧化する。このようにして、２
入力ＮＯＲゲート７０を介するライン５ＯＯＥ、５Ｏ８
ＥＴ、Ｓ。
Ｒ３ＴおよびＳ　ＯＣＬ　Ｋ上の積項の状態によって第
１ＮＯＲゲート４１の第５トランジスタＱ５はオンまた
はオフされる。すなわち、もし特定のアドレスでプログ
ラム化された積項があるなら、ラインＬＡＤＡ上の出力
はハイに、もしそうでないなら出力はローになる。積項
の各々は個別に検査される。たとえば、もし１つが５Ｏ
ＯＥを検査しているなら、他のすへての積項はデコーダ
によってローに引き寄せられる。これによって最小の追
加回路で特定の積項に対する、アレイ２０のセルの検査
が可能になる。
極性回路６０はｐチャネルトランジスタＱ１６゜ＮＯＲ
ゲート９０，２つのインバータ９２および９４によって
与えられるバッファ、プルアップコンデンサＱ１５およ
びプルダウンコンデンサＱ１７を含む。極性回路６０は
以ドに述べられるようにマクロセルの極性回路１００の
ために反転または非反転制御ラッチを与え、それはシス
テム１０の出力の極性のプログラマビリティを考慮して
いる。ｐチャネルトランジスタＱ１６は第１、第２およ
び第３端子である９１．９３および９５を含む。第１端
子９１は電位ＶＣＣのソースに接続され、第２端子９３
はプルダウンコンデンサＱ１７を介して接地に接続され
かつ第３端子は極性入力ライユ７“５ＯＰＯＬ“に接続
される。極性回路６０のＮＯＲゲート９０への入力はｐ
チャネルトランジスタＱ１６の出力およびプログラムラ
インＰＧＭＩによって与えられる。ＮＯＲゲート９０の
出力はｐチャネルトランジスタＱ１６の入力端子９３に
つなげられる。極性回路６０の出力はノード“Ｃｏに現
われる。
通常モードの動作において、ラインＰＧＭＩ上のプログ
ラム信号はローでありかつ極性回路６０の状態はライン
５ＯＰＯＬ上の入力の極性に依存する。もし極性信号５
ＯＰＯＬを与えるアレイ２０内のセルがプログラム化さ
れるなら、信号５ＯＰＯＬはローになりかつＮＯＲゲー
ト９０の出力ハイになる。これによってｐチャネルトラ
ンジスタＱ１６がオフされかつノードＣは極性信号５Ｏ
ＰＯＬがハイになるかまたはシステム１０がプログラム
モード（ＰＧＭＩがハイになる）に切換えられるまでロ
ーのままである。ライン５ＯＰＯＬ上の極性信号がハイ
のとき、ＮＯＲゲート９０の出力はローであり、ｐチャ
ネルトランジスタＱ１６はオンでありかつノードＣはハ
イに保たれる。
このようにして、極性回路６０がラッチとして働くこと
がわかるであろう。ノードＣからの出力は第３図におい
て示されるようなマクロセル３２内の切換回路１００に
入力される前にインバータ９２および９４によってバッ
ファされる。第３図に示すように、切換回路１００は２
つの伝達ゲートまたはスイッチ１０２および１０４とイ
ンバータ１０６を含む。（第４図の実例的な伝達ゲート
を見よ）。入力データ項りは第１伝達ゲート１０２およ
びインバータ１０６内に送られる。伝達ゲートはＬＡＰ
ＯＬ信号によって制御される。すなわち、ＬＡＰＯＬ信
号は第１伝達ゲート１０２のクロックバー入力および第
２伝達ゲート１０４のクロック入力内に送られる。この
ように、ＬＡＰＯＬがローのとき、第１伝達ゲート１０
２はオンであり、スイッチ１００の出力はＤであり、同
様に、ＬＡＰＯＬがハイのとき、第１伝達ゲート１０２
はオフであり、第２ゲート１０４はオンでありかつスイ
ッチ１００の出力はＤの補数である。
スイッチ１００の出力は従来の態様でマクロセル論理に
送られる。
第２図に再び戻って、その第１端子１１０が、検査回路
５０のＮＯＲゲート７０の入力にかつ検査回路の第１Ｎ
ＯＲゲート６４の出力にノードＢにおいて接続された、
ｎチャネルトランジスタロ８が示される。トランジスタ
Ｑ８の第２端子１１２はシステム１０のプログラム化回
路（図示せず）からのライン“５ＥＣＴＹ”に接続され
る。第３端子１１４は接地に接続される。
トランジスタＱ８は、アレイ２０の保護セルがプログラ
ム化されるとき、検査回路の動作を禁止しかつそれによ
ってアレイ２０の検査を妨げるという安全性の特徴を与
える。すなわち、ラインＳＥＣＴＹがハイのとき、Ｑ８
はオンになりかつＮＯＲゲート７０への入力はローであ
る。プログラムモードおよび検査モードにおいて、ライ
ンＰＧＭｌ上の信号ハイである。インバータ６８の出力
はローであるので、ＮＯＲゲート７０は２つのロー入力
を有する。したがって、積項の状況にかかわりなく、Ｎ
ＯＲゲート７０の出力はハイであり、Ｑ５はオンであり
かつセルフ−ラッチングゲート４０の出力はハイである
。当業者には、許可されていない、アレイ２０内のプロ
グラムへのアクセスが第２図の装置によって有効に妨げ
られることがわかるであろう。
このようにして、当業者には、この発明のセルフ−ラッ
チング論理ゲート４０によって、別の外部ラッチなしに
、追加する回路が最小数でかつ最小の電力消費でラッチ
が与えられることがわかるであろう。
上に述べたように、この発明はまた最小数の部品でマク
ロセルのための最適な設計を提供する。
第５図の実例的な実施例はレジスタ２５２のための極性
選択制御論理２５０、バイパス経路２５４および高速マ
ルチプレクサ２５６によって与えられるバイパス選択お
よび、レジスタ２５２への入力における寄生容量を最小
化する都合のよいプリロード回路２５８を含む、この発
明の教示を組入れたマクロセル３２の簡略化されたブロ
ック図である。マクロセル３２の出力は従来の出力バッ
フ７３６を介して与えられる。
極性選択制御論理２５０はアレイ２（〕の適切なセルを
プログラム化し極性制御信号を与えることによって、使
用者がアレイ２０の出力の極性（マクロセル３２のため
のデータ入力）を制御することを許容する。極性変化が
プログラム化されるとき、セルはマクロセル３２に信号
を送りアレイ出力の極性を変化させる。この機能は典型
的には、マクロセル入力を２つの相補経路（１つはイン
バータを含む）に分ける分離極性選択制御回路によって
与えられ、その各々はアレイ２０の極性セルの制御の下
で動作するスイッチを含む。この装置が大抵の応用にと
って満足のいくものであることがわかったが、本発明は
最小部品総数で最適な性能を考慮する代替例を提供する
。この発明の極性選択制御技術はスイッチを制御するた
めに、クロック信号とともにアレイ２０からの極性選択
信号を用いる論理２５０を含み、そのスイッチはマクロ
セル３２のレジスタ２５２の一部であり、極性選択を与
える。本発明の方法はＰＡＬチップ上の空間“土地“を
節約しシステムの動作速度を増すかもしれない。
この発明の極性選択制御論理２５０は第６図のマクロセ
ル３２の実例的な概略図において示される。この発明の
極性選択制御論理回路２５０は六入力としてクロック入
力″ＬＡＣＬＫ”を、Ｂ入力としてバイパス入力をかつ
Ｃ入力として極性入力“ＬＡＰＯＬ”を有する、第１お
よび第２のＡＮＤ１０Ｒ／ＩＮＶＥＲＴ　（ＡＯＵ）回
路２６２および２６４を含む。クロックおよび極性入力
であるＬ　Ａ　ＣＬ　ＫおよびＬＡＰＯＬはラッチブロ
ック３０によって与えられ、バイパス入力はバイパス論
理回路２６８によって与えられる。第２ＡＯ■回路２６
４への極性入力はインバータ２６６によって反転される
。このようにして、第１および第２Ａ０１回路の出力Ｆ
は相補的でありかつ以下に述べる関係式で入力に関連す
る。
Ｆ−（ＡＢ＋Ｃ）’　　　　　　　　　（１）ＡＯ１回
路は先行技術においてよく知られている。さらに、この
発明はＡ０１回路の使用に限定されない。Ａ０１回路の
機能はこの発明の範囲から逸脱することなく他の論理回
路によって与えられてもよい。
第１および第２Ａ０１回路、２６２および２６４はレジ
スタ回路２５２の第１および第２ノード、２７０と２７
２との間の第１および第２相補型入力経路２６７および
２６９のそれぞれに配置されるスイッチ２６３と２６５
に接続される。この経路は第１経路２６７のインバータ
ＩＮＶ’　　１のため相補的である。スイッチ２６３お
よび２６５の各々は相補型ＣＭＯＳトランジスタＱ’　
　１／Ｑ’２およびＱ’　５／Ｑ’　６をそれぞれ含む
。トランジスタＱ’　　１およびＱ’　　５はｐチャネ
ルトランジスタでＱ’　２およびＱ’　６はｎチャネル
トランジスタである。すべてのトランジスタは特定しな
い限り電界効果トランジスタである。ｐチャネルトラン
ジスタＱ’　　１およびＱ’　　５の入力はインバータ
ＩＮＶ’　２およびＩＮＶ’３によってそれぞれ反転さ
れかつインバータＩＮＶ’２およびＩＮＶ３の入力はｎ
チャネルトランジスタＱ’　　２およびＱ’　６の入力
にそれぞれにつなげられるので、スイッチ内の両方のＣ
ＭＯ３）ランジスタはともに“ＯＮ″またはともに“Ｏ
ＦＦ”のいずれがである。各スイッチ内のＣＭＯＳトラ
ンジスタの各々のソースおよびドレインは共通ソースお
よび、共通ドレインおよび各スイッチの各入力および出
力を与えるために一緒につなげられる。第１スイッチ２
６３の入力はインバータＩＮＶ’ｌの出力に接続される
。インバータＩＮＶ’　　１の入力はレジスタ２５２内
の第１ノード２７０に接続される。
第１スイッチ２６３の出力はレジスタ２５２内の第２ノ
ード２７２に接続される。第２スイッチ２６５の入力は
レジスタ２５２内の第１ノード２７０に接続される。第
２スイッチ２６５の出力はレジスタ２５２内の第２ノー
ド２７２に接続される。
スイッチ２６３または２６５のいずれがか各々対応する
ＡＯ１回路２６２または２６４によって起動されるとき
はいつでも、対応の経路２６７または２６９の各々は能
動化されかつ対応のラッチブロック３０（図示せず）が
らのデータはそれによってレジスタ２５２内の第２ノー
ド２７２に通過させられる。上に述べたように、第１お
よび第２Ａ０１回路の出力Ｆは相補型である。このよう
に、スイッチ２６３および２６５は交互に起動されるの
で１つの経路２６７または２６９のみが一度に能動化さ
れる。
バイパス経路２５４は第２ノード２７２と高速マルチプ
レクサ２５６への入力との間に接続される。第２ノード
２７２はまたレジスタ２５２の第１ラツチの第１ＮＡＮ
Ｄゲート２７４への第１入力を与える。第１ラツチはま
た第２ＮＡＮＤゲート２７６と第３ＣＭＯＳスイッチ２
７８を含む。
以下により十分に述べられるように、第１ラツチの第１
ＮＡＮＤゲート２７４への第２入力は対応のラッチブロ
ック３０（図示せず）からプリロード回路２５８を介し
て与えられるレジスタリセット信号“ＬＡＲＳＴ”であ
る。第１　ＮＡＮＤゲート２７４の出力は第２ＮＡＮＤ
ゲート２７６への第１入力である。以下により十分に述
べられるように、第１ラツチの第２ＮＡＮＤゲート２７
６への第２入力は、対応のラッチブロック３０（１図示
せず）からプリロード回路２５８を介して与えられるレ
ジスタセット信号″ＬＡＳＥＴ’である。
第２ＮＡＮＤゲート２７６の出力は第３スイッチ２７８
への入力に接続される。第３スイッチ２７８はバイパス
論理回路２６８内のＮＡＮＤゲート２８０からの信号の
制御のドで、第３、第４経路２８４．２８６および第４
経路２８６のインバータ２８６を介して、第１および第
２スイッチ２６３および２６５と類似の態様で動作する
。第３スイッチ２７８が起動されるときはいつでも、第
４ＣＭＯＳスイッチ２８８は起動されバイパス論理回路
２６８内のＮＡＮＤゲート２８０からの信号の制御の下
で、第３および第４経路２８４および２８６、および第
４経路２８６のインバータ２８６を介して第１および第
２スイッチ２６３および２６５と類似の態様で動作する
。第４スイッチの動作は、第２ＮＡＮＤゲート２７６の
出力を第２ノード２７２において第１ＮＡＮＤゲート２
７４の入力に送り第１ラツチを完了するのに釘効である
。
第３スイッチ２７８が起動されるとき、第１ラツチの出
力は第３ＮＡＮＤゲート２９０　（レジスタ２５２の第
２ラツチの一部である）への第１入力として通過させら
れかつレジスタ２５２がらの出力としてかつ第３ノード
２９６で高速マルチプレクサ２５６への入力として作用
する。
第２ラツチはまた第４ＮＡＮＤゲート２９２および第５
ＣＭＯＳスイッチ２９４を含む。以下により十分に述べ
られるように、第１ラツチの第３ＮＡＮＤゲート２９０
への第２入力は、対応のラッチブロック３０（図示せず
）からプリロード回路２５８を介して与えられるレジス
タリセット信号“ＬＡＲ３Ｔ“である。第３ＮＡＮＤゲ
ート２９０の出力は第４ＮＡＮＤゲート２９２への第１
入力である。以下により十分に述べられるように、第２
ラツチの第４ＮＡＮＤゲート２９２への第２入力は対応
のラッチブロック３０（図示せず）からプリロード回路
２５８を介して与えられるレジスタセット信号”ＬＡＳ
ＥＴ”である。第４ＮＡＮＤゲート２９２の出力は第５
スイッチ２９４への入力に接続される。第５スイッチ２
９４はバイパス論理回路２６８内のＮＡＮＤゲート２８
０からの信号の制御下で、第３および第４経路２８４お
よび２８６．および第４経路２８６のインバータ２８６
を介して第１および第２スイッチ２６３および２６５と
類似の態様で動作する。第５スイッチ２９４のｐチデネ
ルトランジスタＱ’　９のゲートは第３スイッチ２７８
のｎチャネルトランジスタＱ’　４のゲートに接続され
、第５スイッチ２９４のｎチャネルトランジスタＱ′　
１０のゲートは第３スイッチ２７８のｐチャネルトラン
ジスタＱ’　３のゲートに接続されることに注目する。
このようにして、第３スイッチ２７８が起動されるとき
ならいつでも、第５スイッチ２９４は起動解除される。
第５スイッチ２９４の動作は第４ＮＡＮＤゲート２９２
の出力を送り第２ラツチを完了させるのに有効である。
高速マルチプレクサ２５６は８つのトランジスタＱ’　
　１１−Ｑ’　　１８および３つのインバータ■ＮＶ’
　８−ＩＮＶ’　　１０を含む独自のＨ利な設計である
。トランジスタＱ’　　１１−Ｑ’　　１４はｐチャネ
ルトランジスタであり、トランジスタＱ’　　１５−Ｑ
’　　１８はｒ１チャネルトランジスタである。
トランジスタＱ’　　１１．Ｑ’　　１２．Ｑ’　　１
７およびＱ′　１８はインバータＩＮＶ’８および、イ
ンバータＩＮＶ’９とＩＮＶ’ＩＯによって与えられる
バッファのＷＯＷの下でマルチプレクサ２５６に電力を
与える。マルチプレクサ２５６のためのイネーブル制御
はバイパス論理回路２６８内のＯＲ／ＡＮＤ／ＩＮＶＥ
ＲＴ　（ＯＡ　Ｉ）回路２９６からの出力によって与え
られる。以ドにより十分に述べられるように、ＯＡ１回
路２９６はブ、りロード回路２５８および出力イネーブ
ル制御回路２９８からの入力を受ける。
マルチプレクサ２５６のトランジスタＱ′　１１および
Ｑ′　１２のドレインは電ｔｎＶｃｃのソースに接続さ
れる。トランジスタＱ′　１１のソースはトランジスタ
Ｑ′　１３のドレインに接続される。
トランジスタＱ′　１２のソースはトランジスタＱパ１
４のドレインに接続される。トランジスタＱ１３とＱ′
　１４のソース、およびトランジスタＱ′　１５とＱ’
１６のドレインはマルチプレクサ２５６の出力ライン３
００に接続される。トランジスタＱ′　１５およびＱ′
　１７のソースはトランジスタＱ′　１７およびＱ′　
１８のドレインにそれぞれ接続される。トランジスタＱ
′　１７およびＱ１８のソースは共通の接地終端に接続
される。
トランジスタＱ′　１２およびＱ′　１７のゲートはイ
ンバータＩＮＶ’８の出力に接続される。トランジスタ
Ｑ′　１１およびＱ′　１ＨのゲートはインバータＩＮ
Ｖ’９の出力に接続される。
マルチプレクサ２５６の１つのデータ入力はトランジス
タＱ′　１３およびＱ′　１５の相捕型装置によって与
えられる。第２データ入力はトランジスタＱ’１４およ
びＱ′　１６の相補型装置によって与えられる。すなわ
ち、対になったトランジスタＱ′　１３およびＱ′　１
５のゲートはレジスタ２５２の出力に接続され１つの入
力端ｒを与え、がつ対になったトランジスタＱ′　１４
およびＱ’　　１６のゲートはバイパスライン２５４に
接続され第２入力端子を与える。
マルチプレクサイネーブル制御ライン３０２上の信号が
ローのとき、インバータＩＮＶ’８の出力はハイであり
、トランジスタＱ′　１２をオフしかつトランジスタＱ
′　１７をオンし、インバータＩＮＶ’９の出力はロー
であり、トランジスタＱ１１をオンにしかつトランジス
タＱ′　１８をオフにする。イネーブル制御ライン３０
２上の信号がハイのとき、インバータＩＮＶ’８の出力
はローであり、トランジスタＱ′　１２をオンにかつト
ランジスタＱ′　１７をオフにし、インバータ！ＮＶ’
　９の出力はハイであり、トランジスタＱ’　　１１を
オフにかつトランジスタＱ′　］８をオンにする。この
ように、トランジスタＱ′　１１およびＱ１７は一致し
て動作しかつトランジスタＱ’　　１２およびＱ′　１
８はトランジスタＱ′　１１およびＱ′　１７に関して
一致して交互に動作する。したかって、ただ１つの１デ
ータ入力経路が同時に能動化される。たとえば、Ｑ′］
１およびＱ′１７がオンにとき、Ｑ′　１２およびＱ′
　１８はオフでありかつライン３００上の出力はレジス
タ２５２の出力に依存する。もしレジスタ２５２の出力
がハイなら、トランジスタＱ′　１５はオンされ、トラ
ンジスタＱ′　１３はオフにかつマルチプレクサ２５６
の出力はトランジスタＱ′　１５およびＱ′１７によっ
てローに引き寄せられる。もしレジスタ２５２の出力が
ローなら、トランジスタＱ’　　１３はオンであり、ト
ランジスタＱ′　１５はオフでありかつマルチプレクサ
２５６の出力はハイであることは容易にわかる。同様に
、第２データ入力か能動化されるとき、マルチプレクサ
２５６の出力はバイパスライン２５４上の信号に依存す
る。
それゆえ、マルチプレクサ２５６は制御ライン３０２上
の信号に応答して、レジスタ２５２の出力とバイパスラ
イン２５４との間を切換イ）る。マルチプレクサ２５６
の出力は従来の出力バッファ３６そして最後に出力パッ
ド３４に与えられる。
当業者はこの発明のマルチプレクサ２５６が有利な設計
であることがわかるであろう。すなわち、このマルチプ
レクサ２５６のＨ利な特徴の１つは従来の通過ゲートお
よび伝達ゲート型マルチプレクサでのソースおよびドレ
イン端子ではなく、トランジスタゲートを介してマルチ
プレクサ２５６への入力が設けられていることである。
プリロード回路２５８は４つのＮＯＲゲート３１２．３
１４，３１６および３１８を含み、セットおよびリセッ
ト信号ＬＡＳＥＴおよびＬＡＲ５Ｔの各々を僅作するこ
とによって出力バッファ３４からのプリロードデータで
レジスタ２５２をプリロードする役目をする。プリロー
ドイネーブル制御信号ＰＬＢＡＲはライン３０４上の第
４ＮＯＲゲート３１８への第１入力として与えられる。
第４ＮＯＲゲート３１８への第２入力はライン３０６上
の出力バッファ３４からのライン３０６によって与えら
れる。これは出力バッファ３４内のメモリ（図示せず）
からのプリロードデータである。プリロードデータは第
１および第２インバータ３１０およびＩＮＶ’７を含む
バッファ回路３０８によってバッファされる。第１イン
バータ３１０はλ・ｌのＣＭＯＳトランジスタＱ′　１
９およびＱ′　２０によって与えられる。ライン３０４
上のプリロードイネーブル信号ＰＬＢＡＲがローのとき
、バッファされたプリロードデータは第４ＮＯＲゲート
３１８によって第２および第３ＮＯＲゲート３１４およ
び３１６の各々に通過させられる。
第３ＮＯＲゲート３１６はライン３０４上のプリロード
イネーブル信号および第４ＮＯＲゲート３１８からのプ
リロードデータを受ける。第３ＮＯＲゲート３１６はプ
リロードデータを反転しかつ反転されたプリロードデー
タを第１ＮＯＲゲート３１２に与える。第１ＮＯＲゲー
ト３１２への第２入力はリセット信号ＬＡＲＳＴである
。第２ＮＯＲゲート３１４への入力は第４ＮＯＲゲート
３１８およびセット信号ＬＡＳＥＴからのプリロードデ
ータである。上に述べたように、第１　ＮＯＲゲート３
１２の出力はレジスタ２５２の第１および第２ラツチの
第１ＮＡＮＤゲートである２７４および２９０への入力
でありかつバイパス論理回路２６８のＯＡ１回路２９６
へのＡ入力である。
第２ＮＯＲゲート３１４の出力はレジスタ２５２の第１
および第２ラツチの第２ＮＡＮＤゲート２７６および２
９２への入力でありかつバイパス論理回路２６８のＯＡ
１回路２９６への８入力である。このように、プリロー
ドの間、レジスタ２５２の第１および第２ラツチはプリ
ロード回路２５８によってプリロードデータでセットさ
れる。その後、レジスタ２５２の第１および第２ラツチ
は第１図の対応するラッチブロック３０からのセ・ット
およびリセット信号ＬＡＳＥＴおよびＬＡＲ３Ｔによっ
てセットされる。
当業者はこの発明のプリロード回路２５８の設計および
動作は、従来のプリロード機構には典型的である、デー
タ入力端子ノード２７０でレジスタの入力に接続する必
要なしに、レジスタ２５２のプリロードを提供するとい
う点で有利であることがわかるであろう。これによって
入力ノード２７０の容量が最小化されかつ動作時の速度
を増すことが可能である。
クロック信号がレジスタ２５２にとって利用可能でない
間システム】０がプログラムモードにあるとき、バイパ
ス論理回路２６８はレジスタ２５２の選択的なバイパス
を与える。バイパス論理回路はＯＡ１回路２９６．イン
バータＩＮＶ’　６およびＮＡＮＤゲート２８０を含む
。ＯＡ１回路２９６への入力は第１および第２ＮＯＲゲ
ート３１２および３１４の出力とイネーブル制御回路２
９８の出力とによって与えられる。出力イネーブル制御
回路２９８は第１図の対応のラッチブロック３０からラ
イン３２０上の通常ローであるプログラム化信号ＰＧＭ
Ｉ、ライン３２１上のシステム出力イネーブル信号５Ｙ
ＳＯＥおよびライン３２６上の出力イネーブル信号ＬＡ
ＯＥを受ける。出力イネーブル制御回路２９８は６つの
トランジスタＱ′　２１−Ｑ′　２６およびインバータ
ＩＮＶ’１］を含む。トランジスタＱ’　２Ｌ−Ｑ’　
２３はｐチャネルトランジスタでありかつトランジスタ
Ｑ’　２５−Ｑ’　　２６はｎチャネルトランジスタで
ある。システムイネーブル信号５ＹＳＯＥはトランジス
タＱ′　２２およびＱ′　２６のゲートで受けられる。
Ｑ′　２２のドレインはＶｃｃに接続される。Ｑ′　２
２のソースは出力バッファ３４の出力バッファイネーブ
ル制御ライン０ＥＢＡＲ３２４に接続される。このよう
に、ライン３２２上のシステム出力イネーブル信号５Ｙ
ＳＯＥがローのときはいつでも、出力バッフ７３４を能
動化する出力バッファイネーブル制御ライン３２４上に
ハイが置かれる。システムイネーブルライン３２２上の
信号５ＹＳＯＥがハイのとき、トランジスタＱ２１−Ｑ
’　　２５はトランジスタＱ′　２６によって能動化さ
れる。Ｑ′　２１のドレインはＶＣＣに接続され、ゲー
トはプログラム化ライン３２０に接続されかつソースは
Ｑ′２３のドレインに接続される。Ｑ′　２３のゲート
はラッチイネーブル制御ライン３２６に接続されかつＱ
′２３のソースは出力バッファイネーブル制御ライン３
２４に接続される。Ｑ′２４のゲートはまたラッチイネ
ーブル制御ライン３２６に接続される。Ｑ′　２４のド
レインは出力バッファイネーブル制御ライン３２４に接
続される。Ｑ′　２４のソースはＱ′　２６のドレイン
に接続される。トランジスタＱ′　２５のソースおよび
ト′ルインはトランジスタＱ′　２４のソースおよびド
レインに並行して接続される。
Ｑ′　２５のゲートおよびインバータＩＮＶ’ｌｌの入
力はプログラム化ライン３２０に接続される。
システムイネーブル信号５ＹＳＯＥがハイでありかつラ
イン３２０上のプログラム化信号がハイのとき、出力バ
ッファ３４を不能化するトランジスタＱ′２５とＱ′２
６によって出力バッファイネーブル制御ライン３２４上
にローが置かれ、かつＯＡ１回路２９６のＣ入力にロー
が与えられる。
システムイネーブル信号５ＹＳＯＥがハイでありかつラ
イン３２０上のプログラム化信号がローのとき、ＯＡＩ
回路２９６へのＣ入力はハイであり、Ｑ′　２１がオン
されかつ出力バッファイネーブルが第１図のラッチブロ
ック３６からＱ′　２３およびＱ′　２４を介してライ
ン３２６上のＬＡＯＥ信号の制御の下にある。すなわち
、もしＬＡＯＥがローなら、Ｑ′　２３はオンしかつ出
力バッファ３４は能動化される。もしＬＡＯＥがノ＼イ
なら、Ｑ′２４はオンしかつ出力バッファ３４は不能化
される。
バイパス論理回路２６８に戻って、ＯＡ１回路２９６へ
のＣ入力は基本的にライン３２０上の反転されたプログ
ラム化信号ＰＧＭＩである。出力ＯＡＩ回路２９６は以
下の関係式によって与えられる。
Ｆ＝　［（Ａ＋Ｂ）Ｃ］　’　　　　　　　　（２）Ｏ
ＡＩ回路は先行技術においてよく知られている。さらに
、この発明はＯＡＩ回路の使用に限定されない。ＯＡＩ
回路の機能はこの発明の範囲から逸脱することなく他の
論理回路によって与えられてもよい。
このように、通常動作において、プログラム化信号ＰＧ
ＭＩがローのとき、ＯＡ１回路２９６の出力Ｆはセット
およびリセット信号ＬＡＳＥＴおよびＬＡＲＳＴ、およ
びプリロードデータに依存する。ＯＡ１回路２９６の出
力は上に述べるように、マルチプレクサ２５６を制御す
るために用いられる。ＯＡ１回路２９６の出力もまた反
転されＮＡＮＤゲート２８０に、および第１および第２
Ａ０１回路２６２および２６４にはそのＢ入力において
入力される。
プログラムモードにおいて、ＯＡ１回路２９６の出力Ｆ
がハイのとき、マルチプレクサ２５６はバイパスライン
２５４上のデータを出力バッファ３４に通させるバイパ
スモードにある。ＮＡＮＤゲート２８０の出力がハイで
ありかつクロックがレジスタ２５２の第１および第２ラ
ツチから不能化される。同時に、第１および第２Ａ０１
回路２６２および２６４への８入力はローでありかつス
イッチの１つは極性信号ＬＡＰＯＬの状態に応じて起動
される。これによってレジスタ２５２による干渉なしに
アレイ２０内に記憶されたプログラムの検査が可能にな
る。通常モードの動作において、ＯＡ１回路２９６の出
力Ｆはセットおよびリセット信号に依存する。すなわち
、もしＦがローなら、ＮＡＮＤゲート２８０への入力は
ハイでありかつクロックはレジスタ２５２の第１および
第２ラツチへ送られる。同時に、ＡＯ１回路２６２およ
び２６４のＢ入力がハイでありかつこれらの回路はスイ
ッチ２６３および２６５の動作を制御するクロックおよ
び極性信号Ｌ　Ａ　ＣＬ　ＫおよびＬＡＰＯＬで通常動
作のために能動化される。
このように、本教示に従って構成されたマクロセル３２
はセット、リセットおよびプリロードの特徴を有するレ
ジスタモードまたは両方のモードの動作のために最適化
された速度の経路を有する論理モードにおいて形成され
得る。
最後に、上に述べたように、通常モード（非プログラム
化）の動作において、ＰＡＬＩＯはほとんどまたは全く
電力を消費しないスタンバイモードにある。電力がシス
テム１０に加え゛られるとき、初期化回路３７は以下に
より十分に述べられる態様でデータラッチをセットする
パルスを与えるためにファイ発生器１８をトリガするＴ
ＤＳバス３９上の遷移検出信号を与える。その後、入力
バッド１２への入力が切換えられると、入力データ類は
関連の入力バッファ１４を介してアレイ２０に伝搬され
る。入力バッファ１４内のアドレス遷移検出論理は関連
の入力バッド１２においてアドレス変化を検出しファイ
発生Ｚ１８をトリガする。
トリガされると、ファイ発生器１８はセンスアンプ２８
（ダミー列タイミング回路３８を介して）およびラッチ
ブロック３０にパルスを発生する。
それに応答して、センスアンプ２８およびラッチブロッ
ク３０はほとんどまたは全く電力を消費しない初期化ス
タンバイ状態からオンする。バッファ１４からの入力デ
ータは、入力変数を与えるために電気的にプログラム化
された積項の状態を変えるためにアレイ２０によって用
いられる。センスアンプ２８は積項の発生に関連するア
レイ２０内の状態変化を検出しかつそこからの積項でラ
ッチブロック３０を駆動する。ファイ発生器１８からの
信号はラッチブロック３０を能動化するので、データが
センスアンプ２８から利用可能なときはそれはラッチブ
ロック３０によって検出およびラッチされかつマクロセ
ル３２を駆動するために用いられる。マクロセル３２は
関連の出力バッド３４にレジスタおよび他の出力機能（
たとえばイネーブル制御、Ｄフリップ−フロップ、セッ
トおよびリセット制御、状態制御および他の情報）を与
える。
電力は入力が１つのアドレスから他のものに切換わると
きのみ消費される。従来のＰＡＬのパワーアップ初期化
はそれゆえ、電力が素子に与えられる時、入力が切換わ
っていないという点で幾分問題がある。というのは入力
が切換わっていないので、ファイ発生器はトリガされず
かつラッチがセットされないからである。したがって、
たとえ入力が所与の出力の組にとって適切であっても、
これらの出力は一般にラッチによってパワーアップ時に
与えられない。それゆえ先行技術において、プログラマ
ブル・アレイ・ロジック・デバイスのための初期化回路
およびこの発明の初期化回路３７によってアドレスされ
る他のプログラマブル・ロジック・アレイの必要があっ
た。
第７図の実例的な実施例において示されるように、この
発明の初期回路３７はラッチング回路４４４および第１
切換回路４４６を含む。ラッチング回路４４４は２組の
ＣＭＯＳトランジスタＱ′６、Ｑ’　７およびＱ’　８
．Ｑ’　９を含む。トランジスタＱ″６およびＱ’　８
はｎチャネルトランジスタでありかつトランジスタＱ’
　７およびＱ’　９はｎチャネルトランジスタである。
トランジスタの各々は第１、第２および第３端子を含む
。ｐチャネルトランジスタＱ’　６およびＱ’　８の各
々の第１端子４４８および４５０はＶＣＣとして示され
る電位のソースに接続される。ｐチャネルトランジスタ
Ｑ’　８の第２端子はその入力端子でありかつラッチン
グ回路４４４のための入力ノード（ノード“Ａ”）であ
る。ｐチャネルトランジスタＱ’　８の第２端子は切換
回路４４６の出力端子である切換回路４４６のｎチャネ
ルトランジスタＱ″４の第１端子４５４に接続される。
ｐチャネルトランジスタＱ’　６の第２端子４５６はそ
の入力端子でありかつｐチャネルトランジスタＱ’　８
の第３端子４５８に接続される。ｐチャネルトランジス
タＱ″６の第３端子およびｎチャネルトランジスタＱ’
　７の第１端子４６２はｐチャネルトランジスタＱ’　
８の第２端子４５２とｎチャネルトランジスタＱ’４の
第１端子４５４との間の共通ノードに接続される。ｎチ
ャネルトランジスタＱ’　７の第２端子４６４はｐチャ
ネルトランジスタＱ’　８の第３端子とｎチャネルトラ
ンジスタＱ′９の第１端子４６８との間の共通ノードに
接続される。このノードはラッチング回路４４４のだめ
の出力ノード（“Ｂ”）を与える。ｒ）チャネルトラン
ジスタＱ’　７およびＱ″９の第３端子４６６および４
７２は共通接地終端に接続される。ｎチャネルトランジ
スタＱ″９の第２端子４７０はｐチャネルトランジスタ
Ｑ″８の入力端子４５２においてラッチング回路出力ノ
ードに接続される。
当業者には、ＣＭＯＳトランジスタＱ’　６．０’７、
およびＱ’　８．Ｑ’　９の各組がインバータを与えか
つ上に示されかつ述べられるように２つのインバータの
相互接続がラッチを与える。ラッチはｎチャネルトラン
ジスタＱ’　５およびＱ′１０によってＶＣＣを介して
電力が与えられると第１状態に向かってバイアスされる
。トランジスタＱ″５はそのゲート端子がＶＣＣに接続
されかつそのソースおよびドレイン端子がラッチ４４４
のノードＡにおいて入力端子に接続される。この形態で
、トランジスタＱ’　５はプルアップコンデンサを与え
る。同様に、トランジスタＱ′　１０のゲートはラッチ
の出力端子に接続されかつソースおよびドレイン端子は
接地に接続される。この形態で、トランジスタＱ′１０
はプルダウンコンデンサを与える。他のラッチング装置
がこの発明の範囲から逸脱することなく用いられてもよ
い。
切換回路４４６のトランジスタＱ″４の入力端子４７４
はトランジスタＱ’　１およびＱ’１４によって与えら
れるしきい値回路を介して電位ｖｃ、のソースに接続さ
れる。これらのトランジスタの各々はｖｃｃに接続され
るゲートおよびドレイン端子にダイオードの形態で接続
される。Ｑ’　１のソースはＱ′１４のドレインに接続
される。トランジスタＱ′１４のソースはトランジスタ
Ｑ′４のゲートに接続される。このように、Ｑ’　１の
入力またはＱ′１４の入力へＶＣＣを与えるとダイオー
ド降下の数およびしたがってトランジスタＱ″４のため
の入力しきい値が決定される。
切換回路４４６はまたコンデンサとして構成されトラン
ジスタＱ’４の入力端子と接地の間に接続されるデプリ
ーションモードＮＭＯ８）ランジスタＱ’　３を含む。
トランジスタＱ’　３のゲートはトランジスタＱ’４の
入力端子またはゲートに接続され、トランジスタＱ’　
３のソースおよびドレインは接地に接続される。この形
態で、トランジスタＱ’　３はＶＣＣによって与えられ
るエネルギの初期サージを蓄えるコンデンサを与えかつ
トランジスタＱ’　４のオンにおける遅延を与える。
トランジスタＱ’　２はＱ’　４のゲートとＶＣＣ（ノ
ードＣにおいて）との間にダイオードとして接続されそ
の早い回復を容易にする。すなわち、Ｑ’　２のゲート
およびソースはＱ″４の入力端子に接続され、Ｑ’　２
のドレインはＶＣＣに接続される。この形態で、トラン
ジスタＱ’　２は、Ｖｃ。が取り除かれるまたは所定の
レベルより下に降下するとき、コンデンサＱ’　３に蓄
えられたエネルギを発散するダイオードを与える。以下
により十分に述べられるように、トランジスタＱ’　２
はこの発明の初期化回路３７に組入れられる２つの高速
回復回路の第１のものを与える。
インバータＩＮＶ’　１はラッチング回路４４４の出力
ノードに接続される。インバータＩＮＶＬはｎチャネル
トランジスタＱ′１１の入力を送り、これは遷移検出信
号バスＴＤＳ３９に結合される。
トランジスタＱ′１１のソースは接地に接続される出力
である。インバータおよびトランジスタＱ１１は川明化
回路３７とＴＤＳバス３９との間に分離を与える。
第２の高速回復回路はトランジスタＱ１１３およびＱ′
　１２によって与えられる。トランジスタＱ１１３はそ
のゲートがインバータＩＮＶ’　１の出力に接続され、
そのソースが接地にかつそのドレインがトランジスタＱ
′　１２に接続されたトランジスタの形態で接続される
。トランジスタＱ′１２はトランジスタＱ“１３と接地
との間で電流源の形態で接続されるデプリーションＮＭ
ＯＳデバイスモードである。破線４８０はトランジスタ
Ｑ′１２からトランジスタＱ’４への入力を表わし、オ
プションとして、第２の高速回復回路がコンデンサＱ’
　３の早い放電のために用いられるために接続されても
よいことを示す。
回路３７は適切な基板上のシリコンまたは他の適切な材
料のチップとして作られてもよい。下の第２表はこの発
明の好ましい実施例のための回路素子の各々の実例的な
幅および長さをミクロンで示す。
第２表 素子　　幅　長さ Ｑ’　１　　６　　２ Ｑ’　　２　　　　　６　　　　　　　’）Ｑ’３　　
　　２５　　　　　２５ Ｑ’４　　　　１０　　　　１．８ Ｑ’５　　　　２５　　　　　２５ Ｑ’　　６　　　　　　６　　　　　　　２Ｑ’７　　
　　　６　　　　　１０ Ｑ’８　　　　　６　　　　　　１０ Ｑ’９　　　　　　６　　　　１．８ Ｑ’１．０　　　２５　　　　　２５ Ｑ’ｌｌ　　　　１５　　　　１．８ Ｑ１１２　　　６　　　　１５ Ｑ’１３　　　１０　　　　１．８ １ＮＶ’ｌ　　　　６　　　　　　　６ラツチング回路
４４４のｐチャネルトランジスタおよびｎチャネルトラ
ンジスタの大きさにゆがみがあることに注目する。すな
わち、トランジスタＱ″９／Ｑ″１０とＱ’　６／Ｑ″
７の領域の比は非対称である。入力モードにどの信号も
存在しないときコンデンサＱ″５およびＱ″１０の動作
に加えてこの大きさにおける非対称がラッチ４４４を、
好ましい状態においてパワーアップさせる。
動作中、システム１０へ電力（Ｖｃ　ｃ　）を加えるに
先立つｔｇにおいて、Ｑ′１０は前周期からの蓄積され
た電荷を有するので、インバーＩＮＶＬの出力はローで
ある。これによってＱ′１１はオフに保たれ囲路３７の
出力は第８図に示すようにハイである。時間ｔ、におい
て電力がシステム１０に与えられるパワーアップのとき
、Ｖｃｃは初期化回路３７に与えられ、選択されたしぎ
い値に応じて、トランジスタＱ’　１およびまたはＱ′
１４を介してトランジスタＱ’　４のベースに電流が流
れる。しかしながら、コンデンサＱ’　３はトランジス
タＱ’　４のオンを遅延させる。時間ｔ。
において、ｖｃｃはまたコンデンサＱ’　５を介してト
ランジスタＱ’　８のベースに与えられる。これによっ
てトランジスタＱ’　８はオフに保たれかつトランジス
タＱ’　９はオンされる。同時に、Ｑ′１０はノードＢ
を引き下げるので、ラッチは出力がローである第１の状
態に導かれる。これによってインバータＩＮＶ’　１へ
の入力にローが、トランジスタＱ′１１への入力にハイ
が置かれる。
これによってトランジスタＱ′１１はオンされかつ第８
図のｔｉにおいて示されるようにＴＤＳバス３９が引き
下げられる。
遅延コンデンサＱ’　３が充電（先行技術において知ら
れるように、トランジスタＱ’　３の大きさとトランジ
スタＱ’　４の大きさとの比およびトランジスタＱ″４
のターンオン電圧定格によって決められるレベルに）し
た後の成る時間ｔ２において、切換回路４４６のトラン
ジスタＱ’４がオンしかつノードＡ１すなわちラッチン
グ回路４４４の入力にローを与える。同時に、Ｑ１０が
オンしかつＱ’　９がオフする。これによってノードＢ
にハイが置かれＱ’　６がオフされかつＱ’　７がオン
される。インバータＩＮＶ’　１に対する入力における
ハイが分離トランジスタＱ′　１１の入力においてロー
を作り出し、それがＴＤＳバス３９からローを取り除き
ながらオフする。
ＶＣＣがシステムから取り除かれた次の成る時間時間ｔ
、において、ノードＣは接地になり、トランジスタＱ’
　２によって与えられるダイオードが導通しかつコンデ
ンサＱ’　３からダイオードＱ１２を介して接地に電流
が流れる。これによってコンデンサＱ’　３およびトラ
ンジスタＱ’　４のゲート−ソースキャパシタンスによ
って蓄積された電圧が効率的に放電される。こうして、
Ｑ″４がオフする。当業者にはダイオードＱ’　２が、
ｖｃ。の除去時に回路３７の高速回復を与えることが理
解されるであろう。
Ｑ′１２およびＱ′１３は直流経路を与え、ゆえにＶＣ
Ｃノードにおいて大変遅い立上がり時間を許容する。当
業者には接地への接続が壊されるかもしれず、かつトラ
ンジスタＱ’　４の入力への接続が簡単な金属マスク修
正の一部分としてラインまたはストラップ４８０によっ
て与えられてもよいことがわかるであろう。
このようにして、この発明の高速回復パワーアップ初期
化回路が特定の応用のために特定の実施例を参照して述
べられた。
この発明がここで特定の応用に対して実例的な実施例を
参照しながら述べられたが、この発明はこれに限定され
ないことが理解されるであろう。
当業者にはその範囲内で別の修正、応用および実施例が
あることが理解されるであろう。たとえば、上に述べた
ように、この発明は電力を加えた直後に第１の安定した
出力状態および、遅延後またはＶＣＣが成るレベルに達
した後に第２の安定した出力状態を与えるために示され
た技術に限定されない。さらに、この発明はＣＭＯ３，
ｎチャネルまたはｐチャネル構造に限定されない。また
この発明は開示された高速回復、しきい値または分離ｈ
゛式に限定されない。さらに、この発明はＰＡＬおよび
ＰＬＡＳにおける使用に限定されない。この発明は高速
回復能力および様々なしきい値を有する低電力消費の初
期化回路を必要とするいかなる回路またはシステムにお
いても用いられてよい。
さらに、ここに述べられた発明は正または負の論理のい
ずれかの実現に限定されない。この発明は電界効果型ト
ランジスタの使用に限定されない。
この発明の教示の範囲から逸脱することなく実例的な実
施例におけるトランジスタの代わりにどんな適切な切換
素子が用いられてもよい。さらに、この発明はここに示
されたＮＯＲゲートの実現に限定されない。たとえば、
ＯＲゲートの実現はこの発明の教示によって明らかに予
想される。またこの発明は論理ゲート上の入力の数に限
定されない。特定の応用に適したいずれの大きさのゲー
トもこの発明の原理を用いて実現されてもよい。
【図面の簡単な説明】
第１図は実例的なプログラマブル・アレイ・ロジック・
システムの簡略化されたブロック図である。 第２図はこの発明のセルフ−ラッチング論理ゲートの実
例的な実施例の略図である。 第３図はマクロセルの極性切換回路の実例的な実現を示
す図である。 第４図は伝達ゲートの実例的な略図である。 第５図はこの発明の教示に従って構成されたマクロセル
のブロック図である。 第６図はこの発明の教示に従って構成されたマクロセル
の実例的な実施例の略図である。 第７図はこの発明の初期化回路の実例的な実施例の略図
である。 第８図は時間を関数としてこの発明の初期化回路の出力
を示した図である。 図において、３０はラッチブロック、４０は論理ゲート
、５０は検査回路、６０は極性回路である。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーボレーテッド

Claims (7)

    【特許請求の範囲】
  1. （１）セルフ−ラッチング論理ゲートであって、少なく
    とも２つのトランジスタを有する論理ゲートを含む、２
    つまたはそれ以上の入力信号の関数を表わす出力信号を
    発生するための第１論理ゲート手段を含み、各々のトラ
    ンジスタは第１、第２および第３端子を有し、各トラン
    ジスタの前記第１端子は前記論理ゲート手段および前記
    セルフ−ラッチング論理ゲートの出力端子を与えるため
    に接続され、前記トランジスタの前記第２端子は前記論
    理ゲート手段のための第１および第２データ入力端子を
    与え、かつ各トランジスタの前記第３端子は共通な終端
    に接続され、さらに 第１および第２相補型モードトランジスタを含み、各々
    のトランジスタは第１、第２および第３端子を有し、前
    記第１トランジスタの前記第１端子は電位のソースに接
    続され、前記第１および前記第２トランジスタの前記第
    ２端子は互いに接続されて前記第１および第２トランジ
    スタのための共通入力端子を与え、前記第１トランジス
    タの前記第３端子は前記第１論理ゲートの前記出力端子
    に接続され、前記第２トランジスタの前記第１端子は前
    記第１論理ゲートの前記出力端子に接続され、かつ前記
    第２トランジスタの前記第３端子は前記共通終端に接続
    され、さらに ２つまたはそれ以上の入力信号の関数を表わす出力信号
    を発生するための第２論理ゲート手段を含み、前記第２
    論理ゲート手段は第１および第２入力端子を有する第２
    論理ゲートを含み、前記第１入力端子は前記第１論理ゲ
    ート手段の前記出力端子に接続され、前記第２入力端子
    は前記セルフ−ラッチングゲートのためにラッチ入力端
    子を与え、かつ前記第２論理ゲートの出力端子は前記第
    １および第２トランジスタの共通入力端子に接続される
    、セルフ−ラッチング論理ゲート。
  2. （２）プログラマブル・ロジック・アレイであって、 入力信号を受けて、選択されたラインに積項を与えるた
    めのアレイ・ロジック手段と、 前記積項の論理関数を与えかつ前記論理関数の結果をラ
    ッチするためのラッチ手段とを含み、前記ラッチ手段は
    セルフ−ラッチング論理ゲートを含み、さらに、 それぞれが第１、第２および第３端子を有する少なくと
    も２つのトランジスタを有する論理ゲートを含む２つま
    たはそれ以上の入力信号の関数を表わす出力信号を発生
    するための第１論理ゲート手段を含み、各トランジスタ
    の前記第１端子は前記論理ゲート手段の出力端子を与え
    るために接続され、前記トランジスタの前記第２端子は
    前記論理ゲート手段のために第１および第２データ入力
    端子を与え、かつ各トランジスタの前記第３端子は共通
    終端に接続され、さらに 各々が第１、第２および第３端子を有する第１および第
    ２の相補型モードトランジスタを含み、前記第１端子は
    電位のソースに接続され、前記第１および前記第２トラ
    ンジスタの前記第２端子は互いに接続されて前記第１お
    よび第２トランジスタのための共通入力端子を与え、前
    記第１トランジスタの前記第３端子は前記論理ゲートの
    前記出力端子に接続され、前記第２トランジスタの前記
    第１端子は前記論理ゲートの前記出力端子に接続され、
    かつ前記第２トランジスタの前記第３端子は前記共通終
    端に接続され、さらに ２つまたはそれ以上の入力信号の関数を表わす出力信号
    を発生するための第２論理ゲートを含み、前記第２論理
    ゲート手段は第１および第２入力端子を有する第２論理
    ゲートを含み、前記第１入力端子は前記第１論理ゲート
    手段の前記出力端子に接続され、前記第２入力端子は前
    記セルフ−ラッチングゲートのためのラッチ入力端子を
    与え、かつ前記第２論理ゲートの出力端子は前記第１お
    よび第２トランジスタの共通入力端子に接続される、プ
    ログラマブル・ロジック・アレイ。
  3. （３）プログラマブル・ロジック・アレイであって、 複数個の入力信号を与えるための入力パッド手段と、 前記入力パッド手段に接続され、前記入力パッド手段に
    与えられた信号の変化を検出しかつそれに応答して第１
    出力信号を発生するための入力バッファ手段と、 前記第１出力信号に応答してパルスを発生するためのパ
    ルス発生手段と、 前記パルスを受けて積項を与えるためのアレイ・ロジッ
    ク手段と、 前記パルスに応答してアレイ・ロジック手段によって与
    えられる所定の信号を検出するためのセンスアンプ手段
    と、 前記センスアンプ手段からの命令で前記積項の論理関数
    を与えかつ前記論理関数の結果をラッチするためのラッ
    チブロック手段とを含み、前記ラッチブロック手段はセ
    ルフ−ラッチング論理ゲートを含み、さらに それぞれが第１、第２および第３端子を有する少なくと
    も２つのトランジスタを有する論理ゲートを含む２つま
    たはそれ以上の入力信号の関数を表わす出力信号を発生
    するための第１論理ゲート手段を含み、各トランジスタ
    の前記第１端子は前記論理ゲート手段の出力端子を与え
    るために接続され、前記トランジスタの前記第２端子は
    前記論理ゲート手段のための第１および第２データ入力
    端子を与え、かつ各トランジスタの前記第３端子は共通
    終端に接続され、さらに 各々が第１、第２および第３端子を有する第１および第
    ２の相補型モードトランジスタを含み、前記第１端子は
    電位のソースに接続され、前記第１および前記第２トラ
    ンジスタの前記第２端子は互いに接続されて前記第１お
    よび第２トランジスタの共通入力端子を与え、前記第１
    トランジスタの前記第３端子は前記論理ゲートの前記出
    力端子に接続され、前記第２トランジスタの前記第１端
    子は前記論理ゲートの前記出力端子に接続され、かつ前
    記第２トランジスタの前記第３端子は前記共通終端に接
    続され、さらに ２つまたはそれ以上の入力信号の関数を表わす出力信号
    を発生するための第２論理ゲート手段を含み、前記第２
    論理ゲート手段は第１および第２入力端子を有する第２
    論理ゲートを含み、前記第１入力端子は前記第１論理ゲ
    ート手段の前記出力端子に接続され、前記第２入力端子
    は前記セルフ−ラッチングゲートのためのラッチ入力端
    子を与え、かつ前記第２論理ゲートの出力端子は前記第
    １および第２トランジスタの共通入力端子に接続され、
    さらに 前記ラッチブロック手段の出力に応答して所定の関数を
    与えるためのマクロセル手段と、さらに前記所定の関数
    の結果を出力するための出力パッド手段とを含むプログ
    ラマブル・ロジック・アレイ。
  4. （４）第１および第２入力経路を有するレジスタを有し
    、前記第１入力経路はインバータを含み、かつ、各々の
    経路に第１および第２スイッチを有するマクロセルにお
    いて、 クロック入力および極性入力信号を受けかつそれに応答
    して前記第１スイッチの起動を制御するための第１論理
    手段と、 前記クロック入力および前記反転された極性入力信号を
    受けかつそれに応答して前記第２スイッチの起動を制御
    するための第２論理手段とを含み、それによって、前記
    極性入力信号が第１状態にあるとき、前記第１入力経路
    は前記クロック信号に従って前記第１スイッチを介して
    能動化されかつ前記極性入力信号が第２状態にあるとき
    、前記第２入力経路は前記クロック信号に従って前記第
    ２スイッチを介して能動化される、極性選択制御論理。
  5. （５）初期化回路であって、 それへ電力を加えるに先立って第１の安定した出力状態
    を、およびそれへ電力を加えた後に第２の安定した出力
    状態を与えるためのラッチ手段を含み、前記ラッチ手段
    は入力端子、出力端子および第１および第２電力端子を
    有し、前記第１電力端子は電位のソースに接続されかつ
    前記第２電力端子は共通終端に接続され、さらに それへ電力を加えた後のいずれかのときに、前記ラッチ
    手段の前記入力端子に状態切換入力信号を与えるための
    第１切換手段を含み、前記第１切換手段は第１、第２お
    よび第３端子を有する第１切換素子を含み、前記第１端
    子は出力端子でありかつ前記ラッチ手段の前記入力端子
    に接続され、前記第２端子は入力端子でありかつ電位の
    ソースに接続され、かつ前記第３端子は共通終端に接続
    される、初期化回路。
  6. （６）初期化回路であって、 それへ電力を加えるに先立って第１の安定した出力状態
    を、かつそれへ電力を加えた後に第２の安定した出力状
    態を与えるためのラッチ手段を含み、前記ラッチ手段は
    入力端子、出力端子、第１および第２電力端子を有し、
    前記第１電力端子は電位のソースに接続されかつ前記第
    ２電力端子は共通終端に接続され、前記ラッチ手段は、 前記ラッチ手段の入力端子に接続された入 力端子および前記ラッチ手段の出力端子に接続された出
    力端子を有するラッチと、 前記ラッチの入力端子と電位の前記ソース との間に接続されたプルアップコンデンサと、さらに 前記ラッチの出力と前記共通終端との間に 接続されるプルダウンコンデンサとを含み、初期化回路
    は、 それへ電力を加えた後のいずれかのときに、前記ラッチ
    手段の前記入力端子へ状態切換入力信号を与えるための
    第１切換手段を含み、前記第１切換手段は、 第１、第２および第３端子を有する第１切 換素子を含み、前記第１端子は出力端子でありかつ前記
    ラッチ手段の前記入力端子に接続され、前記第２端子は
    入力端子でありかつ電位のソースに接続され、かつ前記
    第３端子は共通終端に接続され、さらに 前記第１切換素子の入力端子と前記共通接 地終端との間に接続される遅延コンデンサとを含む、初
    期化回路。
  7. （７）初期化回路であって、 それへ電力を加えるに先立って第１の安定した出力状態
    とそれへ電力を加えた後に第２の安定した出力状態とを
    与えるためのラッチ手段を含み、前記ラッチ手段は入力
    端子、出力端子、第１および第２電力端子を有し、前記
    第１電力端子は電位のソースに接続されかつ前記第２電
    力端子は共通終端に接続され、前記ラッチ手段は、 前記ラッチ手段の入力端子に接続される入 力端子および前記ラッチ手段の出力端子に接続される出
    力端子を有する相補型金属酸化物半導体と、前記ラッチ
    の入力端子と電位の前記ソース との間に接続されるプルアップコンデンサと、さらに 前記ラッチの出力と前記共通終端との間に 接続されるプルダウンコンデンサとを含み、初期化回路
    は、 それへ電力を加えた後のいずれかの時に前記ラッチ手段
    の前記入力端子に状態切換入力信号を与えるための第１
    切換手段をさらに含み、前記第１切換手段は、 第１、第２および第３端子を有する第１切 換素子を含み、前記第１端子は出力端子でありかつ前記
    ラッチ手段の前記入力端子に接続され、前記第２端子は
    入力端子でありかつ電位のソースへ接続され、かつ前記
    第３端子は共通終端に接続され、さらに 前記第１切換素子の入力端子と前記共通接 地終端との間に接続される遅延コンデンサとを含み、 電位の前記ソースと前記第１切換素子の前記入力端子と
    の間に接続され、前記電位が所定のしきい値を越えると
    き、前記ソースから前記第１切換素子の前記入力端子へ
    電位を与えるための入力しきい値手段と、 前記第１切換素子の入力端子に接続され、電位の前記ソ
    ースの電位が所定のレベルより下に降下するときはいつ
    でも、その入力端子と前記共通終端との間に蓄積された
    残りの電位を放電するための第１高速回復手段と、さら
    に 前記ラッチの出力をバスに接続しかつ前記バスを前記ラ
    ッチの前記出力から分離するための分離手段とを含む初
    期化回路。
JP1322478A 1988-12-16 1989-12-11 セルフ―ラッチング論理ゲート Pending JPH02215226A (ja)

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EP0653842A3 (en) 1995-05-31
EP0653842A2 (en) 1995-05-17
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EP0373831A2 (en) 1990-06-20

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