JPS61284936A - 集積回路装置に使用するプログラマブル・マクロセル - Google Patents

集積回路装置に使用するプログラマブル・マクロセル

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JPS61284936A
JPS61284936A JP61127413A JP12741386A JPS61284936A JP S61284936 A JPS61284936 A JP S61284936A JP 61127413 A JP61127413 A JP 61127413A JP 12741386 A JP12741386 A JP 12741386A JP S61284936 A JPS61284936 A JP S61284936A
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control
gate
circuit
programmable
signal
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JP61127413A
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English (en)
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ロバート・エフ・ハートマン
イウーフアイ・チヤン
ロバート・ジエイ・フランコヴイチ
ユンーシン・オウ
ホツク・チユアン・ソウ
ソウーチヤン・ウオン
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Altera Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、全体としてプログラマブル論理回路に関する
ものであシ、更に詳しくいえば、アーキテクチャ制御の
ためのプログラマブル集積回路論理アレイ装置における
ＥＰＲＯＭ　）ランジスタ素子またはＥＥＰＲＯＭ　）
　？レジスタ素子の使用に関するものである。
〔従来の技術〕
集積回路（ＩＣ）の使用においては、ＩＣの動作を特定
の用途に合わせて調整するようにＩＣをプログラムでき
ることが望ましい０更に、末端ユーザーが自己の特定の
用途に最も良く合うものを選択できる特徴の一覧表を用
意することも望ましい。
一覧表から諸項目を選択することはＩＣのアーキテクチ
ャを構成するものということができ、ＩＣアーキテクチ
ャを選択する種々の手段が現在使用されている。一般に
使用されている方法として（１１目的に合ったマスクを
用いること、（２）出力がアーキテクチャ制御として機
能するような「モード」レジスタ（記憶素子）または「
制御」レジスタを設けること、である。しかし、それら
の方法にはいくつかの欠点がある。
第１の方法、すなわち、ＩＣの製造に使用されるマスク
をプログラムする方法の欠点は、製造中にＩＣの構成を
実現せねばならないことである。
通常は、そのようなプログラミングはＩＣ製造の金属マ
スキング工程中に行わなければならない。
このや）方の欠点は、製造作業を終る前に構造選択を行
わなければならず、そのために製造着手から完成までに
長い時間がかかシ、製造、試験に伴う製造上の諸問題と
、特注ＩＣ装置の在庫に伴う在庫調査の問題がひき起さ
れることである。また、後で変更を求められると、半製
品を注文に沿った構成にすることを行５製造段階をこえ
て行われた全ての在庫調査が古くなシ、無駄になる０第
２の方法、すなわち、モードレジスタを使用する方法は
、製造が完了した後でＩＣ部品を目的に合わせて構成で
きるから、製造着手から完成までに長い時間がかかる問
題と、製造の問題および在庫調査の問題が解決される。
いいかえると、変更を求められた時に、モードレジスタ
に新しい値を書込むことによｆｉ　　ＩＣ装置を再プロ
グラムできる。この方法の欠点は、装置への電力供給が
断たれた時にレジスタのデータが失われることである。
その結果、そのような特徴を有する装置の用途が制限さ
れる。
〔発明の概要〕
したがって、本発明の目的は、プログラマブル論理アレ
イ装置において選択的にアーキテクチャ制御を行う改良
した方法および装置を得ることでおる。
本発明の別の目的は、ＩＣ装置において選択的なアーキ
テクチャ制御を行えるようにするためにＥＰＲＯＭ　ま
たはＥＥＰＲＯＭを用いる装置を得ることである。
本発明の別の目的は、ＩＣ装置の回路アーキテクチャを
ユーザーが用途に合わせて構成できるようにするために
、ＩＣ装置に組込まれる選択可能な回路装置を得ること
である。
本発明の別の目的は、集積回路マクロセルの機能の消去
可能なプログラミングを行えるようＫするために１その
マクロセルに含ませるＥＰＲＯＭアーキテクチャ制御回
路を得ることである。
本発明の更に別の目的は、ＥＰＲＯＭ装置がプログラマ
ブル素子として使用されるプログラマブル・マクロセル
を得ることである。
要約すれば、本発明の好適な実施例は、ＩＣ装置におい
てアーキテクチャ制御を選択的に行うＥＰＲＯＭ　（ま
たはＥＥＰＲＯＭ）　）　７ンジスタを用いる回路装置
を含む。その基本回路はＥＰＲＯＭ　トランジスタと読
出し／書込み制御回路および検出回路の組合わせで構成
される。通常は、ＥＰＲＯＭ　）ランジスタのドレイン
およびゲートは読出し／書込み制御回路により制御され
、そのトランジスタのソースは接地される。検出回路も
そのトランジスタのソースに接続されて、そのトランジ
スタのプログラムされた状態またはプログラムされてい
ない状態を決定し、それに応答してＩＣ装置の他の回路
で使用される出力信号を発生する。
本発明の利点には、アーキテクチャ制御のためにＥＰＲ
ＯＭトランジスタを使用することＫよシ、従来の装置に
おける多くの問題を解決できることが含まれる。たとえ
ば特製の金属マスクの使用が不用であるから、特注品の
在庫を積増す必要はない。更に、ＥＰＲＯＭ　（または
ＥＥＰＲＯＭ）　　トランジスタは従来のモードレジス
タの代シをするが、ひとたびプログラムされると、　Ｉ
Ｃ装置への電力供給が断たれたとしてもそれらのトラン
ジスタはプログラミングを失うことがない。また、以前
のプログラムを消去し、　ＥＰＲＯＭを再することによ
りブログラミングの変更を行うことができる。
〔実施例〕
以下、図面を参照して本発明の詳細な説明する０本発明
の説明に先立って、制御信号を発生するために本発明に
従って使用できる従来の周知のＥＰ　ＲＯＭスイッチン
グ回路が示されている第１図を参照する。この説明のた
めにＮチャネル・トランジスタを代表的に示しているが
、Ｐチャネル・トランジスタも同様に使用できることが
わかるであろう。更に、また、ＥＰＲＯＭという用語は
ＥＰ　ＲＯＭ装置とＥＰＲＯＭ装置の両方を含むことを
意図していることも理解すべきである。第１図において
、トランジスタ１０のゲート１２が入力端子１４に接続
され、ドレイン１８が出力点２０に接続されるとともに
、負荷抵抗２２を介して電源端子２４における電源電圧
Ｖｅｃに接続される０このトランジスタの浮動ゲート１
３が最初はプログ２ムされていないと仮定すると、この
トランジスタは以下に述べるようにして動作することを
予測できる。あるしきい値電圧（Ｖｔ）より高い正の電
圧が制御ゲート１２へ与えられると、そのトランジスタ
のゲート領域の下側にチャネルが常に誘起され、そのチ
ャネルによりトレイン領域とソース領域の間に電流が流
れることができるようになる。典型的なＮチャネル浮動
ゲート装置においては、しきい値電圧Ｖｔは約１．５ボ
ルトである。
制御ゲートへ通常与えられる信号の値は通常はＯ〜５ボ
ルトである。入力端子１４へ入力電圧が与えられないと
、トランジスタ１０は非導通状態であシ、回路点２０の
電位が負荷抵抗２２を通じて電源電圧Ｖｃｃへ引上げら
れ、したがって論理１状態になることがわかるであろう
。
一方、入力電圧Ｖｃｃ　（公称５ボルト）がゲート１２
へ与えられると、トランジスタ１０は導通状態にされて
端子２４とアースの間に負荷抵抗２２を通じた電流路を
形成する。トランジスタ１０が導通状態にある時に回路
点２０に現われる制御信号が、その制御信号により制御
される回路のしきい値電圧よシ低いように、負荷抵抗２
２とトランジスタ１０は構成される。したがって、トラ
ンジスタ１０が導通状態の時は、回路点２Ｇはアース電
位へ向って引下げられ、したがって論理０となる０ 電荷を浮動ゲート１３の上に捕えておくことにより）ラ
ンジスタ１０の実効しきい値が変えられる。更に詳しく
いえば、高い電圧（典型的には２１ボルト）を制御電極
とドレインに加えることにより、電子を浮動ゲート１３
へ流すことができる。
その高い電圧が除去されても、電荷は浮動ゲート１３に
捕えられたままであシ、実効しきい値電圧を制御ゲート
１２に通常与えられている電圧よシ高い電圧まで上昇さ
せる。そのような高い電圧の印加と、その後の浮動ゲー
ト上における電荷の捕獲は「プログラミング」と呼ばれ
る。
トランジスタ１０がプログラムされ死後で、Ｖｅｅのよ
うな５ボルト信号がゲート１２に与えられたとすると、
ソースとドレインの間にチャネルが形成され、それらの
間には電流は流れない。したがって、トランジスタ１０
は非導通状態を保って、回路点２０は負荷抵抗２２を通
じてｖｃＣまで引上けられる。したがって、回路点２２
に発生される制御信号は制御すべき回路のしきい値電圧
よシ高く、そのために論理１状態にあると考えられる０ したがって、ＥＰＲＯＭ装置はプログラム可能なスイッ
チと考えることができる。プログラムされてない状態に
おいては、制御電極１２へのＯボルトまたは５ボルトの
印加に応じてスイッチはそれぞれ開き、閉じる。一方、
プログラムされた状態においては、制御電極１２へのＯ
ポルトまたは５ポルトの電圧の印加とは無関係に、スイ
ッチは開かれたままである。正常な環境条件の下におい
ては、電荷は浮動ゲート上に非常に長期間、典型的には
１０年間以上、補えられた１１である。
次に、制御すべき論理回路またはその他の回路３２に接
続されているアーキテクチャ制御回路３０を含むマクロ
セル２８を代表的に示すブロック図が示されている第２
図を参照する。本発明に従って、制御回路３０はＥＰＲ
ＯＭ　（またはＥＥＰＲＯＭ）トランジスタ３４と、読
出し／書込み制御回路３６と、検出回路３８とで構成さ
れる。典型的にはトランジスタ３４のドレイン４０とゲ
ート４２は読出し／書込み制御回路３６によ多制御され
、ソースは接地される。検出回路４０はドレイン４０を
制御すべき回路３２に接続する。更に、検出回路３８は
トランジスタ３４のプログラムされた状態またはプログ
ラムされてない状態を検出し、回路点４６に対応する論
理１出力信号または論理０出力信号を発生する。それら
の出力信号は被制御回路３２の１つまたはそれ以上の補
助回路を制御するために用いられる。
第２図には１つのＥＰＲＯＭアーキテクチャ制御回路３
０として示されているが、通常の場合には、参照符号３
２に示されているようなある特定の論理回路またはその
他の回路の動作を選択的に特徴づけることができるよう
にするために、そのような回路を複数個組合わせること
ができる。しかし、いくつかのアーキテクチャ制御回路
の所期の機能は被制御回路の特定のゲートへ論理１と論
理Ｏを入力して、それらの回路の動作特性を特定の用途
に合うように調整できるようにすることである。
次に伝送ゲートマルチプレクサ回路を制御するためにＥ
ＰＲＯＭ制御回路が用いられる用途に用いられる、本発
明の一実施例の詳しい回路図が示されている第３図を参
照する。この実施例においては、マルチプレクサ回路３
２に組合わされた３個のアーキテクチャ制御回路３０．
３０’、３０’が示されている。それはアンド−オア論
理アレイ４０の出力と帰還およびＩｌｏの間の信号伝送
を制御するために使用される。全体のアーキテクチャ制
御装置は３個のアーキテクチャ制御回路３０．３０’。
３０〃を含み、それらの各アーキテクチャ制御回路は読
出し／書込み制御回路３６．３６’、３６＃と、ＥＰＲ
ＯＭ　３４　、３４’、　３４’と、検出回路３８．３
８’、３８〃を含む。
前記のように、被制御回路３２はスイッチングトランジ
スタ５０，５２．５４で構成された３人力伝送ゲートマ
ルチプレクサである。それらのスイッチングトランジス
タは、本願出願人が米国特許を受ける権利を有する、１
９８４年５月４日付の未決の米国特許出願筒０６／６０
７，０１８　　に開示されているような種類のアンド−
オアアレイ・マクロセルの一部を構成する。図示のよう
に、トランジスタ５０がアンド−オアアレイ４０の出力
端子を帰還ループ内の増幅器５６に接続し、トランジス
タ５２がＤフリップフロップ５６の出力端子を増幅器５
６に選択的に接続し、トランジスタ５４がＩ１０パッド
６４をＩ１０ドライバ６２を介して増幅器５６に接続す
る。制御回路３０により、図示のアレイを構成するため
にゲート５０〜５４の任意の組合わせを作動させること
ができることがわかるであろう。
制御回路３０は、書込み制御回路３６がＰチャネル負荷
トランジスタ１０２と、３個の引下げ（プルダウン）ト
ランジスタ１０３，１０４，１０５と、ブロッキング・
トランジスタ１０６と、３個のＰチャネル・トランジス
タ１０７と１０８および１０９と２個のＮチャネル・ト
ランジスタ１１０，１１１で構成されたレベル移動器す
なわち翻訳回路とで構成されることがわかるであろう。
引下げトランジスタ１０３．１０４，１０５のゲートは
アドレス端子１１１．１２２．１２３　に接続される０
前記翻訳回路の出力端子はＥＰＲＯＭ　３４のゲートに
接続される。書込み制御回路３６はＮチャネル・トラン
ジスタ　１１３とＮチャネル・トランジスタ１１４も含
む。それらのトランジスタのゲートはプログラムデータ
入力端子１１２へ接続されて、その入力端子へ与えられ
た入力を反転する。書込み制御回路３６はトランジスタ
１１５も含み、このトランジスタのゲートはトランジス
タ１１３，１１４のドレインに接続される。トランジス
タ１１５のソース１１６はＥＰＲＯＭ３４のドレインに
接続される。
検出回路３８はゲート制御トランジスタ　１３２と、Ｐ
チャネル負荷装置１３４と、Ｐチャネル・トランジスタ
１３６とＮチャネル・トランジスタ１３７〜１３９を含
むシュミット・トリガ回路１３５とを含む。このシュミ
ット・トリガ回路の出力点１４１がマルチプレクサ回路
３２のトランジスタ５０のゲートに接続される。
同様に、読出し／書込み制御回路３６’、３６’と、Ｅ
ＰＲＯＭ　）ランジスタ３４’、３４’および検出回路
３８’、３８＃で構成された他の２つ（ｔたはそれ以上
）の制御回路がトランジスタ５２．５４のゲートにそれ
ぞれ接続される。各続出し／書込み制御回路３６．３６
’、３６＃は共通データ線１１２　と共通アドレス線１
２１〜１２３を共用する。適切なアドレス線を読出し／
ｉＦ込み制御回路３６’、３６’にインターフェイスす
る丸めにインバータを使用することにより、プログラム
データ入力線上のデータ信号入力によりブログラムすべ
きＥＰＲＯＭ　３４’、　３４１　　の特定の１つを選
択できるようにする。
次に第２図および第３図に示す回路の動作を説明する。
ＥＰＲＯＭ　）ランジスタ３４．３４’、３４”が最初
は消去状態にあシ、ある値を浮動ゲートに書込みたいと
仮定する。ことでの説明のために、トランジスタ３４の
みについての書込み動作を説明するが、トランジスタ３
４’、３４’についてもその書込み動作は同様である。
書込み動作中はＶ　ｐ　ｐ／　Ｖ　ｃ　ｃ線がＶｃｃ（
典型的には２１ボルト）へ切換えられる０トランジスタ
１０２は負荷トランジスタとして機能し、トランジスタ
１０３，１０４，１０５は３人カッアゲートを構成する
引下げトランジスタである０アドレス線１２１，１２２
，１２３が全て論理０であるとすると、回路点１０１へ
与えられるそのノアゲートの出力は論理１となる。トラ
ンジスタ１０６のゲートにｖＣＣが与えられるとそのト
ランジスタは導通状態にされ、論理１が回路点１１７へ
通じる。トランジスタ１０６のゲートへ電圧Ｖａａが印
加されているから、回路点１１７における最初の電圧は
Ｖａｅ−Ｖｔ　すなわち約４ボルトである。この電圧は
トランジスタ１１０を導通状態にするＫは十分高いが、
Ｐチャネル・トランジスタ１０８を導通状態にするため
には不十分である。
トランジスタ１１０が導通状態であると、回路点１１８
がアース電位へ向って引下げられ始める０そうするとＰ
チャネル・トランジスタ１０７が導通状態にされ、回路
点１１７をＶＰｐにする。そのＶｐＰによりトランジス
タ１０８は十分に非導通状態にされる。回路点１１８が
アース電位であると、Ｎチャネル・トランジスタ１１１
が非導通状態で、Ｐチャネル・トランジスタ１０９が導
通状態にされ、そのために回路点１１９がｖｐｐへ引上
げられる。これはＥＰＲＯＭ　）ランジスタ３Ｂの希望
するプログラミング・ゲート電圧である。線１１２はプ
ログラムすべきデータを含む。線１１２上のデータが論
理０であると、トランジスタ１１５が導通状態にされ、
ＥＰＲＯＭ　　トランジスタ３４のドレイン１３３がＮ
チャネル・トランジスタ１１５を通じてｖｐｐに引下げ
られるから、ＥＰＲＯＭ　）ランジスタ３４はプログラ
ムされる。線１１２における信号入力が論理１であると
、トランジスタ１１５は非導通状態のままであｊ７　、
ＥＰＲＯＭ　）ランジスタはプログラムされない。
ＥＰＲＯＭ　　）ランジスタ３４がプログラムされると
、そのプログラムされた状態が検出回路３８により検出
される。プログラミング後の正常な動作においては、線
１１２が論理１にされて、Ｖｐｐ／ＶｅｅがｖＣＣにさ
れ、線１２１，１２２，１２３が論理ＯＫされるから、
回路点１１９はＶｃｃレベルにされる。
次の検出回路３８の動作を説明する。まず、ＥＰＲＯＭ
トランジスタ３４が消去状態にあると仮定する。そのト
ランジスタのゲートに５ボルトが印加されるとそのトラ
ンジスタは導通状態にされる。
Ｐチャネル・トランジスタ１３４はパスケート・トラン
ジスタ１３２を介してトランジスタ３４のための負荷素
子として機能する。ＥＰＲＯＭ　）う／ラスタ３４が消
去状態にある時に回路点１４０の電位がアース電位（論
理０）に近いように、トランジスタ１３２　、１３４お
よびＥＰＲＯＭ　トランジスタ３４の容量が選択される
。その回路点１４０の電位はシュミットトリガ回路１３
５により検出される。回路点１４０の電位が論理０であ
ると回路点１４１の電位は論理１である。
次に、ＥＰＲＯＭ　）ランジスタ３４がプログラムされ
て、非導通状態になっていると仮定する。そうすると、
そのトランジスタのゲートに５ボルトが印加されて、そ
のトランジスタは依然として非導通状態にある。その状
態はシュミトトリガ回路１３５により検出され、論理Ｏ
が回路点１４１において検出される。したがって、プロ
グラムされたＥＰＲＯＭ　）ランジスタは回路点１４１
に論理０を発生する。
同様にして、ＥＰＲＯＭ　）ランジスタ３４’、３４Ｎ
がそれぞれの読出し／書込み制御回路３６’、３６’に
よりブログラムできる０８２８０Ｍトランジスタ３４．
３４’、３４”がプログラムされると、線１４２．２４
２，３４．２に発生された制御信号を用いて伝送マルチ
プレクサ（ＴＭＵＸ）　　を制御する。典型的には、Ｔ
ＭＵＸにおいてはただ１つの信号路だけが動作する。た
とえば、トランジスタ５ｏのゲートが論理１であシ、ト
ランジスタ５２．５４のゲートが論理Ｏであると仮定す
ると、アンド／オア論理アレイ４０からのデータが線４
２とトランジスタ５０を通って回路点４４へ与えられ、
その回路点においてマルチプレクサ増幅器５６にょシ増
幅され、（この実施例においては）アンド／オアアレイ
４０へ戻る。（トランジスタ５０ではなくて）トランジ
スタ５２が選択されたとすると、Ｄフリップ７０ツブ６
０からのデータがアンド／オアアレイ４０へ帰還される
。トランジスタ５４が選択されたものとすると、Ｉ１０
バッドデータが増幅器５６を通ってアンド／オア論理ア
レイ４０へ送られる。
他の多くの回路も以上説明したようなＥＰＲＯＭアーキ
テクチャ制御回路により制御できる。たとえば、第４図
はＥＰＲＯＭアーキテクチャ制御回路７０が制御線Ｔ２
に制御信号Ｃを発生するような反転制御回路を示す。制
御信号Ｃを排他的ノアゲート７４の１つの入力端子へ与
えることにより、回路点Ｔ６における出力信号Ｙは、回
路点７８における論理信号■と同じか、それの論理的に
反転されたものである。下記の表は信号Ｃ，Ｉ、Ｙの真
理値表を示す。
ＯＯＯ この表から、Ｃ＝０の時はＹ＝Ｉであシ、Ｃ＝１の実は
Ｙ＝Ｉであることがわかるであろう。
第５図は、複数のＥＰＲＯＭアーキテクチャ制御回路８
０，８１．８２が制御信号ＣＩ、Ｃ２，・・・Ｃｎを、
アンドゲート８３，８４．８５で構成されているマルチ
プレクシフグ回路へ与えるデジタル・マルチプレクサを
示す。それらのアンドゲートの出力信号がオアゲート８
６表与えられる。オアゲート８Ｂの出力Ｙは全ての信号
ＩＩ、Ｉ２．・・・ｘｎの論理和である。それの制御信
号において制御信号ＣＩ、Ｃ２，・・・Ｃｎは論理１に
セットされる。
この回路の論理式は次の通りである。
Ｙ＝Ｃ１１１＋Ｃ２Ｉ２＋　・・・　Ｃｎ−１Ｉｎたと
えば、Ｃ１＝Ｏ、Ｃ２＝１　、０３〜Ｃｎ−０とすると
Ｙミニ２である。
第６図にはマルチプレクサ回路の別の例が示されている
。このマルチプレクサ回路においては、バスゲー）ＴＩ
、Ｔ２・・・ＴｎがＥＰＲＯＭアーキテクチャ制御回路
８７，８８．８９にょシ制御される。
伝送ゲートマルチプレクサと通常呼ばれるこの種の回路
においては、ただ１つのパスゲートをイネイプル状態に
でき、または回路点９１に衝突が存在して、出力信号が
不定となる。ただ１つの制御信号、たとえばＣ１、が論
理１であると仮定すると回路は下記のように動作する。
トランジスタＴ１が導通状態にされ、トランジスタＴ２
〜Ｔｎが非導通状態にされる。そうすると信号ＤＳＬが
回路点９０へ送られる。その信号ＤＳＩが論理Ｏでちる
とすると、回路点９０は論理Ｏに引下げられ、インバー
タ９２の出力９１は論理１であシ、その論理ｌ出力９１
によｊ５）ランジスタＴＰＩが非導通状態にされる。し
たがって、インバータ９３の出力９３は論理Ｏである。
次に、信号ＤＳＩが論理１になると仮定する。
最初に回路点９０はＶｃｅ−Ｖｔ　　（制御信号Ｃ１の
論理ルベルがＶｃｃであると仮定する）になるだけであ
る。回路点９４の電位を低レベルに引下げることを開始
させるのにＶａ　ｅ　−Ｖｔ　が十分であるように、イ
ンバータ９２は構成される。そうするとトランジスタＴ
ｐｌ導通状態にされ、回路点９０はＶｃｅに引下げられ
る。そうすると、回路点９４における論理０に応答して
出力Ｙが論理１になる。
第７図には伝送ゲートマルチプレクサの特殊な例が示さ
れている。この伝送ゲートマルチプレクサにおいては、
反転制御を行うためにＥＰＲＯＭアーキテクチャ制御回
路９５が用いられる。このＥＰＲＯＭアーキテクチャ制
御回路においては、ＥＰＲＯＭアーキテクチャ制御ビッ
トＣピット２つの伝送ゲートＴＩ、Ｔ２が制御される。
反転制御線９６の状態に応じて、伝送ゲー）　ＴＩがオ
ンで、Ｔ２がオフでらるか、Ｔ１がオフで、Ｔ２がオン
であるかのいずれかである。Ｔ１がオンであると、論理
信号２が回路点９７へ送られ、その後で（第６図におけ
るように）マルチプレクサ増幅器を通って出力端子９８
へ送られる。この場合には、出力９８は入力２と同じ論
理値を有する。一方、　Ｔ２がオンであると、論理信号
２は反転ゲート９９により反転されてから、回路点９Ｔ
を経て出力端子９８へ送られる。この場合には、出力９
８は入力信号２の論理補数である。したがって、第７図
に示す回路はＥＰＲＯＭ制御ピットにより制御されるプ
ログ２ム可能なインバータとして機能する。
以上、各種の回路のための制御手段として利用できる特
定の好適な実施例について本発明を説明したが、上記説
明を読むことにより、当業者であれば他の回路および他
の実用例を構成できることが明らかである。
【図面の簡単な説明】
第１図はアーキテクチャ制御素子として使用するために
構成され九ＥＰＲＯＭ）ランジスタを示す回路図、第２
図は本発明のアーキテクチャ制御回路の基本的な部品を
示す全体的なブロック図、第３図は伝送ゲートマルチプ
レクサ回路で使用される本発明の一実施例のブロック回
路図、第４図は反転制御回路に本発明を使用している様
子を示すブロック図、第５図はデジタル・マルチプレク
サ回路における本発明の使用を示すブロック図、第６図
は伝送ゲートマルチプレクサ回路における本発明の使用
を示すブロック図、第７図は伝送ゲート反転制御回路に
おける本発明の使用を示すブロック図である。 ２８・・１１１１フロクラマプル・マクロセル、３０．
７０．８０〜８２．８７〜８９．９５−・・−アーキテ
クチャ制御回路、３４・・・・ＥＰＲＯＭ　）ランジス
タ、３６・・・・読出し／書込み制御回路、３８−・・
−検出回路、５６・・・・マルチプレクサ増幅器、　１
３５・・・・シュミットトリガ回路。

Claims (14)

    【特許請求の範囲】
  1. （１）プログラム制御信号に応答し、それらの制御信号
    により選択された特定のオペレーションを入力データ信
    号に対して行い、相応する出力データ信号を発生するた
    めに動作する電子回路装置と、１つまたはそれ以上のア
    ーキテクチヤ制御回路を含むアーキテクチヤ制御装置と を備え、各アーキテクチヤ制御回路は、 プログラムされた時に第１の状態の論理信号を発生し、
    プログラムされてない時に第２の論理信号を発生するプ
    ログラマブルＥＰＲＯＭ装置と、入力プログラムデータ
    信号および対応するアドレス信号に応答して、プログラ
    ミング電位を前記ＥＰＲＯＭ装置に与えることによりそ
    のＥＰＲＯＭ装置をプログラムするように動作する読出
    しおよび書込み制御手段と、 前記ＥＰＲＯＭ装置のプログラムされた状態またはプロ
    グラムされてない状態を検出し、前記電子回路装置へ入
    力させる相応する制御信号を発生する検出手段と を備えることを特徴とする集積回路装置に用いるプログ
    ラマブル・マクロセル。
  2. （２）特許請求の範囲第１項記載のプログラマブル・マ
    クロセルであつて、ノアゲートを有する反転制御回路を
    含み、前記ノアゲートの１つの入力端子は前記制御信号
    を受け、前記ノアゲートの別の入力端子は前記入力デー
    タ信号を受け、それにより前記反転制御回路は、関連す
    るＥＰＲＯＭ装置が前記第１の状態にある時に前記入力
    データ信号を反転させ、前記ＥＰＲＯＭ装置が前記第２
    の状態にある時に前記入力データ信号を反転させないこ
    とを特徴とするプログラマブル・マクロセル。
  3. （３）特許請求の範囲第１項記載のプログラマブル・マ
    クロセルであつて、前記電子回路装置は複数のアンドゲ
    ートを有するデジタルマルチプレクサ手段を含み、各ア
    ンドゲートは前記アーキテクチヤ制御回路装置により発
    生された少くとも１つの入力データ信号と制御信号を受
    け、前記アンドゲートの出力は出力オアゲートにおいて
    一緒に論理和をとられ、その出力オアゲートは前記制御
    信号の特定の１つにより選択された前記入力データ信号
    の１つに対応する出力信号を発生することを特徴とする
    プログラマブル・マクロセル。
  4. （４）特許請求の範囲第１項記載のプログラマブル・マ
    クロセルであつて、前記電子回路装置は伝送ゲートマル
    チプレクサ手段を含み、その伝送ゲートマルチプレクサ
    手段はマルチプレクサ増幅器と、それぞれの入力データ
    受信端子と前記マルチプレクサ増幅器の間に接続された
    複数のトランジスタ・スイッチング手段とを有し、各ト
    ランジスタ・スイッチング手段の各スイッチング素子の
    ゲート電極は前記アーキテクチヤ制御回路装置から制御
    信号を受けるようになつており、それにより対応するＥ
    ＰＲＯＭ装置をプログラミングすることによつて前記ス
    イッチング手段の任意の１つを選択できることを特徴と
    するプログラマブル・マクロセル。
  5. （５）特許請求の範囲第４項記載のプログラマブル・マ
    クロセルであつて、前記各トランジスタ・スイッチング
    手段は第１の並列回路を含み、この第１の並列回路の第
    １の分岐は対応する入力データ受信端子と前記マルチプ
    レクサ増幅器の間に結合された第１のトランジスタ・ス
    イツチング素子を含み、この第１のトランジスタ・スイ
    ッチング素子のゲート電極は信号反転手段を介して前記
    アーキテクチヤ制御装置の出力端子に結合され、前記第
    １の並列回路の第２の分岐は前記入力データ受信端子と
    前記マルチプレクサ増幅器の間に直列接続された信号反
    転手段と第２のトランジスタ・スイッチング素子を含み
    、前記第２のトランジスタ・スイッチング素子のゲート
    電極は前記アーキテクチヤ制御装置の前記出力端子に直
    結され、それによりプログラムされたＥＰＲＯＭ装置が
    前記分岐の一方を導通させ、前記分岐の他方を非導通と
    し、プログラムされてないＥＰＲＯＭ装置が前記他方の
    分岐を導通させ、前記一方の分岐を非導通にすることを
    特徴とするプログラマブル・マクロセル。
  6. （６）特許請求の範囲第１項記載のプログラマブル・マ
    クロセルであつて、前記読出し／書込み制御手段は、前
    記プログラムデータ信号に応答して前記プログラミング
    電位を関連するＥＰＲＯＭ装置のドレインに与えるよう
    に動作するプログラミング回路と、前記アドレッシング
    信号に応答するノアゲートと、このノアゲートの出力に
    応答して前記プログラミング電位を前記ＥＰＲＯＭ装置
    のゲート電極に結合してそれのプログラミングを行うこ
    とを特徴とするプログラマブル・マクロセル。
  7. （７）特許請求の範囲第６項記載のプログラマブル・マ
    クロセルであつて、前記プログラミング回路は、前記プ
    ログラミング電位を前記ＥＰＲＯＭ装置のドレインに結
    合する第２のトランジスタ・スイッチング装置と、前記
    プログラムデータ信号を反転するために前記ＥＰＲＯＭ
    装置のゲート電極に結合される反転回路とを含むことを
    特徴とするプログラマブル・マクロセル。
  8. （８）特許請求の範囲第７項記載のプログラマブル・マ
    クロセルであつて、前記検出手段は前記ＥＰＲＯＭ装置
    のドレイン電極に結合されて、そのＥＰＲＯＭ装置のプ
    ログラムされた状態またはプログラムされてない状態に
    対応する制御信号を発生することを特徴とするプログラ
    マブル・マクロセル。
  9. （９）特許請求の範囲第８項記載のプログラマブル・マ
    クロセルであつて、前記アーキテクチヤ制御装置は、第
    １の制御信号と第２の制御信号および第３の制御信号を
    発生する３個のアーキテクチヤ制御回路を含み、 前記電子回路装置は、ＤフリップフロップのＤ入力端子
    に結合される出力端子を有するアンド−オア論理アレイ
    と、このアンド−オアアレイの出力端子とマルチプレク
    サ増幅器の間に結合された第２のトランジスタ・スイッ
    チング素子と、前記ＤフリップフロップのＱ出力端子と
    前記マルチプレクサ増幅器の入力端子に結合された第３
    のトランジスタ・スイッチング素子と、Ｉ／Ｏドライバ
    回路と前記マルチプレクサ増幅器の間に結合された第４
    のスイッチング素子とを含み、前記マルチプレクサ増幅
    器の出力端子は前記アンド−オア論理アレイへ導く帰還
    回路に接続され、前記第２のスイッチング素子のゲート
    電極は前記第１の制御信号を受けるようにされ、前記第
    ３のスイッチング素子のゲート電極は前記第２の制御信
    号を受けるようにされ、前記第４のスイッチング素子の
    ゲート電極は前記第３の制御信号を受けるようにされる
    ことを特徴とするプログラマブル・マクロセル。
  10. （１０）特許請求の範囲第８項記載のプログラマブル・
    マクロセルであつて、前記電子回路装置はノアゲートを
    有する反転制御回路を含み、そのノアゲートの１つの入
    力端子は前記制御信号を受け、前記ノアゲートの別の入
    力端子は前記入力データ信号を受け、それにより前記反
    転制御回路は、関連するＥＰＲＯＭ装置が前記第１の状
    態にある時に前記入力データ信号を反転させ、前記ＥＰ
    ＲＯＭ装置が前記第２の状態にある時に前記入力データ
    信号を反転させないことを特徴とするプログラマブル・
    マクロセル。
  11. （１１）特許請求の範囲第８項記載のプログラマブル・
    マクロセルであつて、前記電子回路装置は複数のアンド
    ゲートを有するデジタルマルチプレクサ手段を含み、各
    アンドゲートは前記アーキテクチヤ制御回路装置により
    発生された少くとも１つの入力データ信号と制御信号を
    受け、前記アンドゲートの出力は出力オアゲートにおい
    て一緒に論理和をとられ、その出力オアゲートは前記制
    御信号の特定の１つにより選択された前記入力データ信
    号の１つに対応する出力信号を発生することを特徴とす
    るプログラマブル・マクロセル。
  12. （１２）特許請求の範囲第８項記載のプログラマブル・
    マクロセルであつて、前記電子回路装置は伝送ゲートマ
    ルチプレクサ手段を含み、その伝送ゲートマルチプレク
    サ手段はマルチプレクサ増幅器と、それぞれの入力デー
    タ受信端子と前記マルチプレクサ増幅器の間に接続され
    た複数のトランジスタ・スイッチング手段とを有し、各
    トランジスタ・スイッチング手段の各スイッチング素子
    のゲート電極は前記アーキテクチヤ制御回路装置から制
    御信号を受けるようになつており、それにより対応する
    ＥＰＲＯＭ装置をプログラミングすることによつて前記
    スイッチング手段の任意の１つを選択できることを特徴
    とするプログラマブル・マクロセル。
  13. （１３）特許請求の範囲第１２項記載のプログラマブル
    ・マクロセルであつて、前記各トランジスタ・スイッチ
    ング手段は第１の並列回路を含み、この第１の並列回路
    の第１の分岐は対応する入力データ受信端子と前記マル
    チプレクサ増幅器の間に結合された第１のトランジスタ
    ・スイッチング素子を含み、この第１のトランジスタ・
    スイッチング素子のゲート電極は信号反転手段を介して
    前記アーキテクチヤ制御装置の出力端子に結合され、前
    記第１の並列回路の第２の分岐は前記入力データ受信端
    子と前記マルチプレクサ増幅器の間に直列接続された信
    号反転手段と第２のトランジスタ・スイッチング素子を
    含み、前記トランジスタ・スイッチング素子のゲート電
    極は前記アーキテクチヤ制御装置の前記出力端子に直結
    され、それによりプログラムされたＥＰＲＯＭ装置が前
    記分岐の一方を導通させ、前記分岐の他方を非導通とし
    、プログラムされてないＥＰＲＯＭ装置が前記他方の分
    岐を導通させ、前記一方の分岐を非導通にすることを特
    徴とするプログラマブル・マクロセル。
  14. （１４）特許請求の範囲第１項記載のプログラマブル・
    マクロセルであつて、前記アーキテクチヤ制御装置は第
    １の制御信号と第２の制御信号および第３の制御信号を
    発生する３個のアーキテクチヤ制御回路を含み、 前記電子回路装置は、ＤフリップフロップのＤ入力端子
    に結合される出力端子を有するアンド−オア論理アレイ
    と、このアンド−オアアレイの出力端子とマルチプレク
    サ増幅器の間に結合された第２のトランジスタ・スイッ
    チング素子と、前記ＤフリップフロップのＱ出力端子と
    前 記マルチプレクサ増幅器の入力端子に結合された第３の
    トランジスタ・スイッチング素子と、Ｉ／Ｏドライバ回
    路と前記マルチプレクサ増幅器の間に結合された第４の
    スイッチング素子とを含み、前記マルチプレクサ増幅器
    の出力端子は前記アンド−オア論理アレイへ導く帰還回
    路に接続され、前記第２のスイッチング素子のゲート電
    極は前記第１の制御信号を受けるようにされ、前記第３
    のスイッチング素子のゲート電極は前記第２の制御信号
    を受けるようにされ、前記第４のスイッチング素子のゲ
    ート電極は前記第３の制御信号を受けるようにされるこ
    とを特徴とするプログラマブル・マクロセル。
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