JPH02215288A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH02215288A JPH02215288A JP1036560A JP3656089A JPH02215288A JP H02215288 A JPH02215288 A JP H02215288A JP 1036560 A JP1036560 A JP 1036560A JP 3656089 A JP3656089 A JP 3656089A JP H02215288 A JPH02215288 A JP H02215288A
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- 238000007599 discharging Methods 0.000 claims abstract description 4
- 238000006243 chemical reaction Methods 0.000 claims description 39
- 238000003384 imaging method Methods 0.000 claims description 17
- 230000008602 contraction Effects 0.000 claims description 2
- 238000004904 shortening Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(り産業上の利用分野
本発明は、CCD固体撮像素子が搭載され、電子的な露
光制御手段を備えた固体撮像装置に関する。
光制御手段を備えた固体撮像装置に関する。
(ロ)従来の技術
CCD固体撮像素子を用いたテレビカメラの如き撮像装
置では、CCDの動作原理を活用して電予約に自動露光
制御をしようとすることが考えられている。
置では、CCDの動作原理を活用して電予約に自動露光
制御をしようとすることが考えられている。
例えば特開昭63−24764号公報では、フレームト
ランスファ型のCCD固体撮像素子に於いて垂直走査期
間毎の光電変換期間の途中でそれまで受光部に蓄積され
た光電荷を読出転送の方向とは逆方向に転送排出し、残
りの光電変換期間だけで光電荷の蓄積を行う露光制御手
段が示されている。このような露光制御手段に依れば、
光電荷の逆転送タイミングが被写体輝度に応じて可変設
定され、光電変換期間を伸縮制御17て最適の露光状態
を得られる。
ランスファ型のCCD固体撮像素子に於いて垂直走査期
間毎の光電変換期間の途中でそれまで受光部に蓄積され
た光電荷を読出転送の方向とは逆方向に転送排出し、残
りの光電変換期間だけで光電荷の蓄積を行う露光制御手
段が示されている。このような露光制御手段に依れば、
光電荷の逆転送タイミングが被写体輝度に応じて可変設
定され、光電変換期間を伸縮制御17て最適の露光状態
を得られる。
ところが上述の露光制御手段では、逆転送タイミングの
1ステップでの変化量が均一であり、光電変換期間の伸
縮が一定期間単位で行われることになるため、光電変換
期間が長い場合と短い場合とでは変化の割合が異なって
しまう。例えば、光電変換期間が8H(Hは1水平走査
期間)単位で短縮されるとすると、光電変換期間が80
Hのときには10%の短縮であるが、光電変換期間が1
6Hのときには50%の短縮となる。このため、固体撮
像素子から得られる画像信号のレベル変化の割合が不均
一となり、再生画面が見づらくなる。
1ステップでの変化量が均一であり、光電変換期間の伸
縮が一定期間単位で行われることになるため、光電変換
期間が長い場合と短い場合とでは変化の割合が異なって
しまう。例えば、光電変換期間が8H(Hは1水平走査
期間)単位で短縮されるとすると、光電変換期間が80
Hのときには10%の短縮であるが、光電変換期間が1
6Hのときには50%の短縮となる。このため、固体撮
像素子から得られる画像信号のレベル変化の割合が不均
一となり、再生画面が見づらくなる。
そこで本願出願人は、光電変換期間を一定の割合で伸縮
させて露光制御を行う固体撮像装置を特願昭63−15
0651号に提案している。第4図にその構成を示す。
させて露光制御を行う固体撮像装置を特願昭63−15
0651号に提案している。第4図にその構成を示す。
同図に於いて、フレームトランスファ型のCCD固体撮
像素子(10)は撮像部(11)と蓄積部(12)と水
平転送部(13)とからなり、撮像部(11)で垂直走
査期間毎に光電変換して得た画像電荷を一画面単位で蓄
積部(12)に−旦転送蓄積し、水平走査期間毎に一走
査ライン単位で水平転送部(13)を介して画像信号Y
(t)として出力するものである。そして、一画面単
位で連続する画像信号Y (t)は信号処理回路(1)
でサンプルホールド、ガンマ補正等の処理が施されて外
部に出力される。
像素子(10)は撮像部(11)と蓄積部(12)と水
平転送部(13)とからなり、撮像部(11)で垂直走
査期間毎に光電変換して得た画像電荷を一画面単位で蓄
積部(12)に−旦転送蓄積し、水平走査期間毎に一走
査ライン単位で水平転送部(13)を介して画像信号Y
(t)として出力するものである。そして、一画面単
位で連続する画像信号Y (t)は信号処理回路(1)
でサンプルホールド、ガンマ補正等の処理が施されて外
部に出力される。
駆動回路り20)は、CCD (10)をパルス駆動す
るもので、撮像部(11)には電荷読出のための読出ク
ロックφ、或いは電荷排出のための排出クロックφ、を
夫々読出クロック発生回路(21)或いは排出クロック
発生回路(22)から供給する。また、蓄積部(12)
には蓄積クロック発生回路(23)から蓄積クロックφ
、を供給し、さらに水平転送部(13)には出力クロッ
ク発生回路(24)から出力クロックdfi、を供給す
る。尚、これら各クロック発生回路(21)(22)
(23)(24)は同一の発振源からの基本タロツクに
基づいて作成きれ、同じくこの基本クロックに基づき水
平走査信号HD、垂直走査信号VDが得られる。
るもので、撮像部(11)には電荷読出のための読出ク
ロックφ、或いは電荷排出のための排出クロックφ、を
夫々読出クロック発生回路(21)或いは排出クロック
発生回路(22)から供給する。また、蓄積部(12)
には蓄積クロック発生回路(23)から蓄積クロックφ
、を供給し、さらに水平転送部(13)には出力クロッ
ク発生回路(24)から出力クロックdfi、を供給す
る。尚、これら各クロック発生回路(21)(22)
(23)(24)は同一の発振源からの基本タロツクに
基づいて作成きれ、同じくこの基本クロックに基づき水
平走査信号HD、垂直走査信号VDが得られる。
そして、読出クロック発生回路(21)には、垂直走査
信号VDのブランキング期間の特定タイミングで読出パ
ルスを持つ読出タイミング信号FTが入力され、排出ク
ロック発生回路(22)には、CCD (10)の露光
量に応じたタイミングに排出パルスが設定される排出タ
イミング信号BTが入力される。
信号VDのブランキング期間の特定タイミングで読出パ
ルスを持つ読出タイミング信号FTが入力され、排出ク
ロック発生回路(22)には、CCD (10)の露光
量に応じたタイミングに排出パルスが設定される排出タ
イミング信号BTが入力される。
続いて、この排出タイミング信号BT作成のための回路
構成を説明する。
構成を説明する。
CCD(10)から得られる画像信号Y (t)は積分
回路(2)で垂直走査期間単位で積分され、露光量信号
りとして判定回路(30)に入力され、第1及び第2の
比較器(31)(32)で基準値Lmax、 Lmin
と夫々比較される。これら基準値Lmax、 Lmin
はCCD (10)の適正露光量範囲の上限及び下限に
対応するもので、これら基準値Lmax、 Lminの
間に露光、量信号りがあるときが適正な露光状態となる
。
回路(2)で垂直走査期間単位で積分され、露光量信号
りとして判定回路(30)に入力され、第1及び第2の
比較器(31)(32)で基準値Lmax、 Lmin
と夫々比較される。これら基準値Lmax、 Lmin
はCCD (10)の適正露光量範囲の上限及び下限に
対応するもので、これら基準値Lmax、 Lminの
間に露光、量信号りがあるときが適正な露光状態となる
。
これら、比較器(31)(32)の比較結果は垂直走査
期間に対応する読出駆動タイミングで夫々フリッププロ
ップ(33)(34)に記憶される。従って、両フリッ
プフロップ(33)(34)の出力は2ビツトのデータ
となり、「OlO」、「1,0」及び「1゜1」の何れ
かを示す、即ち2ビツトのデータは、夫々 ’0,0.はL≧L max ’1,0.はLmax>L≧L min’1.1.はL
min2:L を表わすことになる。そしてデコーダ(35)が各デー
タ’o、o、、、rx、o、、及び’1,1.を「露光
抑圧信号J+’露光固定信号」及び「露光促進信号」と
して解読し、データ’0,0.に対しては光電変換期間
の伸長信号0PENを出力し、データ’1,1.に対し
ては短縮信号CLO8Eを出力する。
期間に対応する読出駆動タイミングで夫々フリッププロ
ップ(33)(34)に記憶される。従って、両フリッ
プフロップ(33)(34)の出力は2ビツトのデータ
となり、「OlO」、「1,0」及び「1゜1」の何れ
かを示す、即ち2ビツトのデータは、夫々 ’0,0.はL≧L max ’1,0.はLmax>L≧L min’1.1.はL
min2:L を表わすことになる。そしてデコーダ(35)が各デー
タ’o、o、、、rx、o、、及び’1,1.を「露光
抑圧信号J+’露光固定信号」及び「露光促進信号」と
して解読し、データ’0,0.に対しては光電変換期間
の伸長信号0PENを出力し、データ’1,1.に対し
ては短縮信号CLO8Eを出力する。
排出タイミング発生回路(40)は、伸長信号0PEN
に依ってカウントアツプされ、短縮信号CLO5Eに依
ってカウントダウンされるアップダウンカウンタ(41
)、このアップダウンカウンタ(41)の出力を所定の
バイナリデータにデコードするデコーダ(42)、一定
周期のクロックCKをカウントするステップカウンタ(
43)及びデコーダ(42)とステップカウンタ(43
)との出力の一致を検知する比較回路(44)からなり
、ステップカウンタ(43)の出力がデコーダ(42)
の出力に一致するタイミングに排出パルスを持つ排出タ
イミング信号BTを出力する。従って、4ビツト構成の
場合、アップダウンカウンタ(41)には垂直走査線期
間を16ステップに分割したときのステップ番号S0〜
StSが格納され、デコーダにはステップ番号Sx〜S
tSに対応する4ビツトのバイナリデータが記憶される
。尚、このバイナリデータについては後に詳述・する、
一方ステップカウンタ(43)は読出タイミング毎にリ
セットされ、垂直走査期間あたり16パルスを有するク
ロックCKに依ってカウントアツプされる。そして、2
ステップカウンタ(43)の出力がデコーダ(42)の
出力に一致すると、比較回路(44)が排出パルスを発
生する。以上の構成に依ると、アップダウンカウンタ(
41)がカウントアツプきれる毎に光電変換期間が一定
の割合で伸長され、カウントダウンされる毎に光電変換
期間が一定の割合で伸長される。
に依ってカウントアツプされ、短縮信号CLO5Eに依
ってカウントダウンされるアップダウンカウンタ(41
)、このアップダウンカウンタ(41)の出力を所定の
バイナリデータにデコードするデコーダ(42)、一定
周期のクロックCKをカウントするステップカウンタ(
43)及びデコーダ(42)とステップカウンタ(43
)との出力の一致を検知する比較回路(44)からなり
、ステップカウンタ(43)の出力がデコーダ(42)
の出力に一致するタイミングに排出パルスを持つ排出タ
イミング信号BTを出力する。従って、4ビツト構成の
場合、アップダウンカウンタ(41)には垂直走査線期
間を16ステップに分割したときのステップ番号S0〜
StSが格納され、デコーダにはステップ番号Sx〜S
tSに対応する4ビツトのバイナリデータが記憶される
。尚、このバイナリデータについては後に詳述・する、
一方ステップカウンタ(43)は読出タイミング毎にリ
セットされ、垂直走査期間あたり16パルスを有するク
ロックCKに依ってカウントアツプされる。そして、2
ステップカウンタ(43)の出力がデコーダ(42)の
出力に一致すると、比較回路(44)が排出パルスを発
生する。以上の構成に依ると、アップダウンカウンタ(
41)がカウントアツプきれる毎に光電変換期間が一定
の割合で伸長され、カウントダウンされる毎に光電変換
期間が一定の割合で伸長される。
光電変換期間の変化の割合を3/4(短縮の場合)に設
定したときの各ステップ番号に対応するアップダウンカ
ウンタ(41)の出力及びデコーダ(42)の出力を表
1に示す。
定したときの各ステップ番号に対応するアップダウンカ
ウンタ(41)の出力及びデコーダ(42)の出力を表
1に示す。
〈以下余白〉
表1
この表に於いて、光電変換期間Eは、ステップS0のと
きを基準にパーセントで示しである。デコーダ(42)
の出力する4ビツトのバイナリデータは、垂直走査期間
を16分割し、各ステップでの差が最小となるようなデ
ータが選ばれているため、光電変換期間が短くなると、
変化量が微少になりステップSx〜SI!の如くデコー
ダ(42)の出力が変化しない場合も生ずる。これに対
しては、ステップカウンタ(43)のビット数を増し、
デコーダ(42)の出力ビツト数を増せば各ステップで
一定の変化割合を得ることができる。
きを基準にパーセントで示しである。デコーダ(42)
の出力する4ビツトのバイナリデータは、垂直走査期間
を16分割し、各ステップでの差が最小となるようなデ
ータが選ばれているため、光電変換期間が短くなると、
変化量が微少になりステップSx〜SI!の如くデコー
ダ(42)の出力が変化しない場合も生ずる。これに対
しては、ステップカウンタ(43)のビット数を増し、
デコーダ(42)の出力ビツト数を増せば各ステップで
一定の変化割合を得ることができる。
(拘発明が解決しようとする課題
しかしながら、光電変換期間の変化割合をより均一なも
のとするために、ステップカウンタ(43)のビット数
を増大させるとデコーダ(42)のゲート数の増大を伴
ない、回路規模が大きくなる。
のとするために、ステップカウンタ(43)のビット数
を増大させるとデコーダ(42)のゲート数の増大を伴
ない、回路規模が大きくなる。
また、排出タイミングは予めデコーダ(42)に設定さ
れたデータに基づいて決定されるため、−度設定した変
化割合の変更はデコーダ(42)の設定変更が必要とな
り、煩雑な操作を要する。
れたデータに基づいて決定されるため、−度設定した変
化割合の変更はデコーダ(42)の設定変更が必要とな
り、煩雑な操作を要する。
そこで本発明は、排出タイミング発生回路(40)の簡
素化を図り、光電変換期間の変化割合の変更が容易に行
うことのできる固体撮像装置の提供を目的とする。
素化を図り、光電変換期間の変化割合の変更が容易に行
うことのできる固体撮像装置の提供を目的とする。
(ニ)課題を解決するための手段
本発明は上述の課題を解決するために成されたもので、
その特徴とするところは、受光した画像を光電変換して
画像情報を得る固体撮像素子、この固体撮像素子の光電
変換電荷を排出駆動した後に読出駆動する駆動回路、上
記画像情報の露光量が上記固体撮像素子の適正露光範囲
内にあるか否かを判定する判定回路、この判定回路の比
較結果に基づいて上記駆動回路の電荷排出駆動タイミン
グと電荷読出駆動タイミングとを設定して両タイミング
間の実効光電変換期間を伸縮制御するタイミング制御回
路、を備えた固体撮像装置であって、上記タイミング制
御回路は、実効光電変換期間を1ステップでその実効光
電変換期間の1/n(nは整数)の期間だけ伸長或いは
短縮せしめることにある。
その特徴とするところは、受光した画像を光電変換して
画像情報を得る固体撮像素子、この固体撮像素子の光電
変換電荷を排出駆動した後に読出駆動する駆動回路、上
記画像情報の露光量が上記固体撮像素子の適正露光範囲
内にあるか否かを判定する判定回路、この判定回路の比
較結果に基づいて上記駆動回路の電荷排出駆動タイミン
グと電荷読出駆動タイミングとを設定して両タイミング
間の実効光電変換期間を伸縮制御するタイミング制御回
路、を備えた固体撮像装置であって、上記タイミング制
御回路は、実効光電変換期間を1ステップでその実効光
電変換期間の1/n(nは整数)の期間だけ伸長或いは
短縮せしめることにある。
(ネ)作用
本発明に依れば、電荷排出駆動タイミングを指定するデ
ータが各ステップ毎に演算され、1ステップ毎に一定の
割合で光電変換期間が伸長或いは短縮されることになり
、演算の設定、詳しくはデータを除算する除算値の設定
に依って光電変換期間の伸長或いは短縮の割合が可変設
定される。
ータが各ステップ毎に演算され、1ステップ毎に一定の
割合で光電変換期間が伸長或いは短縮されることになり
、演算の設定、詳しくはデータを除算する除算値の設定
に依って光電変換期間の伸長或いは短縮の割合が可変設
定される。
(へ)実施例
本発明の実施例を図面に従って説明する。
第1図は本発明固体撮像装置の構成を示すブロック図で
ある。この図に於いて、CCD (10)、駆動回路(
20)及び判定回路(30)は第4図と同一構成であり
、同一部分には同一符号が付しである。
ある。この図に於いて、CCD (10)、駆動回路(
20)及び判定回路(30)は第4図と同一構成であり
、同一部分には同一符号が付しである。
本発明の特徴とするところは、COD (10)から得
られる画像信号Y(1)の露光量がCCD (10)の
適正露光範囲の上限より大きいときには実効光電変換期
間をその期間の1 / n (nは整数)を1ステップ
として短縮し、逆に適正露光範囲の下限より小さいとき
には実効光電変換期間をその期間の1 / nを1ステ
ップとして伸長することにある。
られる画像信号Y(1)の露光量がCCD (10)の
適正露光範囲の上限より大きいときには実効光電変換期
間をその期間の1 / n (nは整数)を1ステップ
として短縮し、逆に適正露光範囲の下限より小さいとき
には実効光電変換期間をその期間の1 / nを1ステ
ップとして伸長することにある。
即ち、タイミング制御回路(50)は、電荷排出駆動の
タイミングを水平走査線番号で指定するステップデータ
S X (Xは正の整数)を記憶するデータホールド回
路(51)、ステップデータSxの1 / nを算出す
る除算回路(52)、この除算回路(52)の除算結果
Sx/nとステップデータSxとの和或いは差を算出す
る演算回路(53)、水平走査信号HDでカウントダウ
ンされるステップカウンタ(54)及び演算回路(53
)とステップカウンタ(54)との出力の一致を検知し
て排出パルスを発生する比較回路(55)で構成されて
いる。演算回路(53)はデコーダ(35)から光電変
換期間の伸長信号0PENが入力されると両データを加
算し次のステップデータS !$1としてSx+Sx/
nを出力し、短縮信号CLO3Eが入力されるとステッ
プデータSxかも除算データSx/nを減算し次のステ
ップデータSz+1としてSx−3,/nを出力するも
ので、演算回路(53)の出力は比較回路(55)でス
テップカウンタ(54)の出力と比較されると共に、デ
ータホールド回路(51)に再び記憶きれる。尚、デコ
ーダ(35)から伸長信号0PEN及び短縮信号CLO
3Eの何れも入力されなかった場合には、演算回路(5
3)は加算及び減算は行わずにステップデータSxをそ
のまま出力する。
タイミングを水平走査線番号で指定するステップデータ
S X (Xは正の整数)を記憶するデータホールド回
路(51)、ステップデータSxの1 / nを算出す
る除算回路(52)、この除算回路(52)の除算結果
Sx/nとステップデータSxとの和或いは差を算出す
る演算回路(53)、水平走査信号HDでカウントダウ
ンされるステップカウンタ(54)及び演算回路(53
)とステップカウンタ(54)との出力の一致を検知し
て排出パルスを発生する比較回路(55)で構成されて
いる。演算回路(53)はデコーダ(35)から光電変
換期間の伸長信号0PENが入力されると両データを加
算し次のステップデータS !$1としてSx+Sx/
nを出力し、短縮信号CLO3Eが入力されるとステッ
プデータSxかも除算データSx/nを減算し次のステ
ップデータSz+1としてSx−3,/nを出力するも
ので、演算回路(53)の出力は比較回路(55)でス
テップカウンタ(54)の出力と比較されると共に、デ
ータホールド回路(51)に再び記憶きれる。尚、デコ
ーダ(35)から伸長信号0PEN及び短縮信号CLO
3Eの何れも入力されなかった場合には、演算回路(5
3)は加算及び減算は行わずにステップデータSxをそ
のまま出力する。
従って、比較回路(53)でステップカウンタ(54)
の出力と比較されるデータは、 5ift−5t±S x/ n に従って1ステップで1/nづつ変化することになり、
このステップデータSz+1に従って光電変換期間が1
ステップで1/n期間づつ変化する。
の出力と比較されるデータは、 5ift−5t±S x/ n に従って1ステップで1/nづつ変化することになり、
このステップデータSz+1に従って光電変換期間が1
ステップで1/n期間づつ変化する。
例えば、光電変換期間が64H(Hは1水平走査期間)
の場合にn=8に設定すれば、1ステップで光電変換期
間は72H或いは56Hに伸長或いは短縮される。ここ
で、72Hを再び1/8だけ短縮すると63Hとなり、
先の64Hには戻らない、このため光電変換期間は何な
る長さ(IH単位)にも成り得ることになる。
の場合にn=8に設定すれば、1ステップで光電変換期
間は72H或いは56Hに伸長或いは短縮される。ここ
で、72Hを再び1/8だけ短縮すると63Hとなり、
先の64Hには戻らない、このため光電変換期間は何な
る長さ(IH単位)にも成り得ることになる。
上述の除算回路(52)は第2図に示す如く、サンプル
データS!の下位ビットにシフトさせるシフタで構成さ
れており、シフトするビット数に依って除算値nが決定
される。即ち、サンプルデータSxは下位方向にmビッ
トだけシフトきれ、下位mビットを除いた上位ビットを
取り出すことで除算データS x/ 2 ” (mは整
数)を得ている0例えば、8ビツトのデータ’1011
0010」について1/2を得る場合には下位方向へ1
ビツトシフトして’01011001.とし、1/8を
得る場合には下位方向へ3ビツトシフトして「0001
0110Jとする。ただし、シフト後の下位mビットは
除算の余りとして無視する。
データS!の下位ビットにシフトさせるシフタで構成さ
れており、シフトするビット数に依って除算値nが決定
される。即ち、サンプルデータSxは下位方向にmビッ
トだけシフトきれ、下位mビットを除いた上位ビットを
取り出すことで除算データS x/ 2 ” (mは整
数)を得ている0例えば、8ビツトのデータ’1011
0010」について1/2を得る場合には下位方向へ1
ビツトシフトして’01011001.とし、1/8を
得る場合には下位方向へ3ビツトシフトして「0001
0110Jとする。ただし、シフト後の下位mビットは
除算の余りとして無視する。
従って、サンプルデータSxを例えば「1011001
0Jとし、n2I8とすれば次のサンプルデータS x
+1は’11001000.(光電変換期間を伸長)、
’100II100J(光電変換期間を短縮)或いは’
10110010.(光電変換期間固定)の何れかとな
る。
0Jとし、n2I8とすれば次のサンプルデータS x
+1は’11001000.(光電変換期間を伸長)、
’100II100J(光電変換期間を短縮)或いは’
10110010.(光電変換期間固定)の何れかとな
る。
尚、上述の除算回路(52)ではステップデータSxが
除算値nより小さい場合には除算データが「0.となっ
てタイミング制御回路(50)が動作しなくなることか
ら、その場合には最下位のビットを「1」として出力す
るように除算回路(52)が構成される0例えば、除算
回路(52)の出力全ビットの論理和の反転を最下位の
ビットに置換えればよい。
除算値nより小さい場合には除算データが「0.となっ
てタイミング制御回路(50)が動作しなくなることか
ら、その場合には最下位のビットを「1」として出力す
るように除算回路(52)が構成される0例えば、除算
回路(52)の出力全ビットの論理和の反転を最下位の
ビットに置換えればよい。
第3図は他の実施例のタイミング制御回路の構成を示す
ブロック図である。この図に於いて、データホールド回
路(51)、比較回路(55)及びステップカウンタ(
54)は第1図と同一であり、同一符号が付しである。
ブロック図である。この図に於いて、データホールド回
路(51)、比較回路(55)及びステップカウンタ(
54)は第1図と同一であり、同一符号が付しである。
除算回路(56)は、データホールド回路(51)から
入力されるステップデータSxを除算nで除算し、除算
データSx/nを選択回路(58)に入力すると共に、
反転回路(57〉に入力する0反転回路(57)は、除
算データSx/nに対して正負を反転した負除箕データ
ーSx/nを作成するもので、除算データS !/ n
の各ビットを反転して最下位のビットにrl、を加える
ように構成されている。例えば、8ビツトのデータr0
0010110Jに対しては、′″11101010」
を得る0選択回路(58)はデコーダ(35)の出力に
従って正除算データSx/n或いは負除算データーSx
/nを選択して演算回路(59)に与える。
入力されるステップデータSxを除算nで除算し、除算
データSx/nを選択回路(58)に入力すると共に、
反転回路(57〉に入力する0反転回路(57)は、除
算データSx/nに対して正負を反転した負除箕データ
ーSx/nを作成するもので、除算データS !/ n
の各ビットを反転して最下位のビットにrl、を加える
ように構成されている。例えば、8ビツトのデータr0
0010110Jに対しては、′″11101010」
を得る0選択回路(58)はデコーダ(35)の出力に
従って正除算データSx/n或いは負除算データーSx
/nを選択して演算回路(59)に与える。
演算回路(59)では選択回路(58)で選択されたデ
ータSx/n或いは−Sx/nとステップデータS!と
が加算される。そして、その加算結果は比較回路(55
)に入力されると共に、再びデータホールド回路(51
)に記憶される。即ち、光電変換期間の伸長信号0PE
Nが選択回路(58)に入力されると正除算データSx
/nが選択されて次のステップデータS X+1として
Sx+Sx/nが得られ、短縮信号CLO3Eが入力き
れると負除算データーSx/nが選択されて次のステッ
プデータS 141としてSx−3,/nが得られる。
ータSx/n或いは−Sx/nとステップデータS!と
が加算される。そして、その加算結果は比較回路(55
)に入力されると共に、再びデータホールド回路(51
)に記憶される。即ち、光電変換期間の伸長信号0PE
Nが選択回路(58)に入力されると正除算データSx
/nが選択されて次のステップデータS X+1として
Sx+Sx/nが得られ、短縮信号CLO3Eが入力き
れると負除算データーSx/nが選択されて次のステッ
プデータS 141としてSx−3,/nが得られる。
例えばサンプルデータSxを’1oitooio、とし
、nz8とすレバ、正除算テータSx/8カ’ 000
101101、負除算データーSx/8が’11101
010」であることから伸長信号0PENに対してステ
ップデータS!1は’11001000.となり、短縮
信号CLO9Eに対してステップデータSい、は’10
011100.となる。従って第1図の演算回路(53
)の出力に一致する。
、nz8とすレバ、正除算テータSx/8カ’ 000
101101、負除算データーSx/8が’11101
010」であることから伸長信号0PENに対してステ
ップデータS!1は’11001000.となり、短縮
信号CLO9Eに対してステップデータSい、は’10
011100.となる。従って第1図の演算回路(53
)の出力に一致する。
一方、デコーダ(35)が伸長信号0PEN及び短縮信
号CLO8Eの何れも出力しなかった場合には、選択回
路(58)は正除算データSx/n及び負除算データー
Sx/nの何れも選択せず、従って演算回路(59)は
ステップデータSxをそのまま出力する。
号CLO8Eの何れも出力しなかった場合には、選択回
路(58)は正除算データSx/n及び負除算データー
Sx/nの何れも選択せず、従って演算回路(59)は
ステップデータSxをそのまま出力する。
尚、上述演算回路(53)(58)に於いては、演算結
果が出力の最大値より大きくなる場合が生ずるが、この
ような場合には出力が最大値、即ち出力全ビットが11
」に設定される。
果が出力の最大値より大きくなる場合が生ずるが、この
ような場合には出力が最大値、即ち出力全ビットが11
」に設定される。
以上の実施例に対しては8ビツト構成を例示しであるが
、8ビツト構成の場合θ〜255までしかカウントがで
きず、通常のNTSC方式の垂直走査期間の水平走査m
(262,5本)を全てカウントできないため、9ビツ
ト必要となる。このような構成に依ると、電荷排出駆動
タイミングを垂直走査期間中のどのタイミングにも限定
できるる、また、光電変換期間が最大から最小まで絞ら
れる場合、n−8の場合には約30ステップ(約0.5
秒)で達する。
、8ビツト構成の場合θ〜255までしかカウントがで
きず、通常のNTSC方式の垂直走査期間の水平走査m
(262,5本)を全てカウントできないため、9ビツ
ト必要となる。このような構成に依ると、電荷排出駆動
タイミングを垂直走査期間中のどのタイミングにも限定
できるる、また、光電変換期間が最大から最小まで絞ら
れる場合、n−8の場合には約30ステップ(約0.5
秒)で達する。
(ト)発明の効果
本発明に依れば、光電変換期間を常に一定の割合で伸長
或いは短縮することができると共に、その割合を容易に
変更することができ、より円滑な露光制御を実現できる
。また、電荷排出のタイミングを指定するデータを演算
に依って得ているため、ゲート数の多いデコーダは必要
なく、回路規模の増大を防止できる。
或いは短縮することができると共に、その割合を容易に
変更することができ、より円滑な露光制御を実現できる
。また、電荷排出のタイミングを指定するデータを演算
に依って得ているため、ゲート数の多いデコーダは必要
なく、回路規模の増大を防止できる。
第1図は本発明固体撮像装置の一実施例を示すブロック
図、第2図は除算回路を説明する図、第3図は他の実施
例のタイミング制御回路の構成を示すブロック図、第4
図は従来の固体撮像装置を示すブロック図である。 〈10)・・・CCD固体撮像素子、 (11)・・・
撮像部、り12)・・・蓄積部、 (13)・・・水平
転送部、 (20)・・・駆動回路、 (21)・・・
読出クロック発生回路、 (22)・・・排出クロック
発生回路、 (23)・・・蓄積クロック発生回路、
(24)・・・出力クロック発生回路、 (30)・・
・判定回路、 (31)(32)・・・比較器、 (3
3)(34)・・・ブリップフロップ、(35)・・・
デコーダ、(40)(50)・・・タイミング制御回路
、 (41)・・・アップダウンカウンタ、 (42)
・・・デコーダ、 (43)(54)・・・ステップカ
ウンタ、(44バ55)・・・比較回路、 (51)・
・・データホールド回路、 (52)(56)・・・除
算回路、(53’)(59)・・・演算回路、 (57
)・・・反転回路、(58)・・・選択回路。
図、第2図は除算回路を説明する図、第3図は他の実施
例のタイミング制御回路の構成を示すブロック図、第4
図は従来の固体撮像装置を示すブロック図である。 〈10)・・・CCD固体撮像素子、 (11)・・・
撮像部、り12)・・・蓄積部、 (13)・・・水平
転送部、 (20)・・・駆動回路、 (21)・・・
読出クロック発生回路、 (22)・・・排出クロック
発生回路、 (23)・・・蓄積クロック発生回路、
(24)・・・出力クロック発生回路、 (30)・・
・判定回路、 (31)(32)・・・比較器、 (3
3)(34)・・・ブリップフロップ、(35)・・・
デコーダ、(40)(50)・・・タイミング制御回路
、 (41)・・・アップダウンカウンタ、 (42)
・・・デコーダ、 (43)(54)・・・ステップカ
ウンタ、(44バ55)・・・比較回路、 (51)・
・・データホールド回路、 (52)(56)・・・除
算回路、(53’)(59)・・・演算回路、 (57
)・・・反転回路、(58)・・・選択回路。
Claims (2)
- (1)受光した画像を光電変換して画像情報を得る固体
撮像素子、 この固体撮像素子の光電変換電荷を排出駆動した後に読
出駆動する駆動回路、 上記画像情報の露光量が上記固体撮像素子の適正露光範
囲内であるか否かを判定する判定回路、この判定回路の
判定結果に基づいて上記駆動回路の電荷排出駆動タイミ
ングと電荷読出駆動タイミングとを設定して両タイミン
グ間の実効光電変換期間を伸縮制御するタイミング制御
回路、 を備えた固体撮像装置であって、 上記タイミング制御回路は、実効光電変換期間を1ステ
ップでその実効光電変換期間の1/n(nは整数)の期
間だけ伸長或いは短縮せしめることを特徴とする固体撮
像装置。 - (2)上記タイミング制御回路は、 電荷排出駆動タイミングを決定するステップデータS_
x(xは整数)を記憶し、 このステップデータS_xを除数nで除算して除算デー
タS_x/nを算出した後、 上記ステップデータS_x及び除算データS_x/nよ
り上記判定回路の判定結果に基づきS_x+S_x/n
或いはS_x−S_x/nを算出し、 この算出データと一定周期のクロックをカウントするス
テップカウンタの出力とが一致するタイミングに上記駆
動回路の電荷排出駆動タイミングを設定することを特徴
とする請求項第1項記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1036560A JPH0775406B2 (ja) | 1989-02-16 | 1989-02-16 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1036560A JPH0775406B2 (ja) | 1989-02-16 | 1989-02-16 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02215288A true JPH02215288A (ja) | 1990-08-28 |
| JPH0775406B2 JPH0775406B2 (ja) | 1995-08-09 |
Family
ID=12473142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1036560A Expired - Lifetime JPH0775406B2 (ja) | 1989-02-16 | 1989-02-16 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775406B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386231A (en) * | 1990-04-09 | 1995-01-31 | Sony Corporation | Video camera |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122182A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | イメ−ジセンサの利得制御方法 |
-
1989
- 1989-02-16 JP JP1036560A patent/JPH0775406B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122182A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | イメ−ジセンサの利得制御方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386231A (en) * | 1990-04-09 | 1995-01-31 | Sony Corporation | Video camera |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775406B2 (ja) | 1995-08-09 |
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