JPH022153A - 集積回路を過電圧に対して保護する保護構造及び回路 - Google Patents
集積回路を過電圧に対して保護する保護構造及び回路Info
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- JPH022153A JPH022153A JP63314829A JP31482988A JPH022153A JP H022153 A JPH022153 A JP H022153A JP 63314829 A JP63314829 A JP 63314829A JP 31482988 A JP31482988 A JP 31482988A JP H022153 A JPH022153 A JP H022153A
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- pad
- metallization
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- circuit
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/922—Bond pads being integral with underlying chip-level interconnections
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はパッドに接続された集積回路の要素を保護する
構造に関する。特に、本発明は餉性抵抗を示ず構造、す
なわら初めに過電圧が加わるとトリガされ、トリガされ
た後はより低い第２の電圧下で過電流を通す構造を提供
する。
構造に関する。特に、本発明は餉性抵抗を示ず構造、す
なわら初めに過電圧が加わるとトリガされ、トリガされ
た後はより低い第２の電圧下で過電流を通す構造を提供
する。
従来の技術及び発明が解決しようとする問題点第１Ａ、
１Ｂ及び１Ｃ図はそれぞれ従来の過電圧に対して集積回
路を保護する構造の断面図、平面図及び等価回路図であ
る。第１Ａ図は第１Ｂ図中Ａ−Ａ線に沿う断面図である
。
１Ｂ及び１Ｃ図はそれぞれ従来の過電圧に対して集積回
路を保護する構造の断面図、平面図及び等価回路図であ
る。第１Ａ図は第１Ｂ図中Ａ−Ａ線に沿う断面図である
。
第１Ａ図より、例えばメタライゼーション１よりなる集
積回路接続用パッドが多結晶シリコン層２上に形成され
酸化物層４により単結晶シリコン基板３から絶縁されて
いるのがわかる。このパーラドは開口部５を介して基板
とは逆の導電形を有する高濃度ドープ領域６．すなわち
基板がＰ−形であればＮ１形の領域６に接触する。さら
に、別のメタライゼーション７が別の間口部８を介して
第１Ｂ図の平面図より明らかなように領域６に対応して
形成されたＮ＋形領領域９接触させられる。
積回路接続用パッドが多結晶シリコン層２上に形成され
酸化物層４により単結晶シリコン基板３から絶縁されて
いるのがわかる。このパーラドは開口部５を介して基板
とは逆の導電形を有する高濃度ドープ領域６．すなわち
基板がＰ−形であればＮ１形の領域６に接触する。さら
に、別のメタライゼーション７が別の間口部８を介して
第１Ｂ図の平面図より明らかなように領域６に対応して
形成されたＮ＋形領領域９接触させられる。
その結果、パッドメタライゼーション１と基準電圧源に
接続されたメタライゼーション７との間に、降伏電圧が
Ｎ＋及びＮ−領域のドーピングレベルで決定される二重
アバランシェダイオードが形成される。
接続されたメタライゼーション７との間に、降伏電圧が
Ｎ＋及びＮ−領域のドーピングレベルで決定される二重
アバランシェダイオードが形成される。
第１Ｂ図は第１Ａ図の構造の平面図であり第１Ａ図と同
一の参照符号を有する。パッドに接続されたＮ＋形ドー
プ領域６は別のメタライ１−ジョン１０まで延在し、こ
の別のメタライゼーション１０がパッドに接続したい、
また過電圧に対して保護したい集積回路に接続される。
一の参照符号を有する。パッドに接続されたＮ＋形ドー
プ領域６は別のメタライ１−ジョン１０まで延在し、こ
の別のメタライゼーション１０がパッドに接続したい、
また過電圧に対して保護したい集積回路に接続される。
上記構造の等価回路図を第１Ｃ図に示す。パッド１は延
在している領域６の低抗値に対応する抵抗Ｒを介してメ
タライゼーション１０に接続される。また、パッド１は
Ｎ” Ｐ−Ｎ”構造の二重アバランシェダイオードＤを
介して基準電什、通常は接地レベルに接続される。
在している領域６の低抗値に対応する抵抗Ｒを介してメ
タライゼーション１０に接続される。また、パッド１は
Ｎ” Ｐ−Ｎ”構造の二重アバランシェダイオードＤを
介して基準電什、通常は接地レベルに接続される。
かかる従来の装置は満足には動作するものの、過電圧印
加時のパッド電圧が二重アバランシェダイオードの電圧
値により制限されてしまい、しかもかかる電圧値は集積
回路に加えられる通常の動作電圧よりも高いことによる
問題点を有する。すなわち二重アバランシェダイオード
に対応する領域中で有害なエネルギーの散逸が住じ、そ
の結果回路が過熱する問題点を有する。散逸するエネル
ギーはアバランシェ電圧値に保護装置中を流れる電流を
乗じたものに等しい。仮にこの電圧値を下げることがで
きれば７１板中におけるエネルギーの散逸は少くなり散
逸電流は常にほぼ一定になる。
加時のパッド電圧が二重アバランシェダイオードの電圧
値により制限されてしまい、しかもかかる電圧値は集積
回路に加えられる通常の動作電圧よりも高いことによる
問題点を有する。すなわち二重アバランシェダイオード
に対応する領域中で有害なエネルギーの散逸が住じ、そ
の結果回路が過熱する問題点を有する。散逸するエネル
ギーはアバランシェ電圧値に保護装置中を流れる電流を
乗じたものに等しい。仮にこの電圧値を下げることがで
きれば７１板中におけるエネルギーの散逸は少くなり散
逸電流は常にほぼ一定になる。
本発明の目的は所定のアバランシェダイオードのしぎい
値においてトリガされた後に電圧値をより低い値に降下
させ得る負性抵抗保護構造を提供することにある。
値においてトリガされた後に電圧値をより低い値に降下
させ得る負性抵抗保護構造を提供することにある。
本発明の伯の目的はかかる１能を実行する特に簡単な構
造を提供することにある。
造を提供することにある。
問題点を解決するための手段
本発明の上記の及びその他の目的を達成するため、本発
明は過電圧が加わる可能性のあるパッドに接続されて使
用され、低ドーピングレベルの第１の導電形の基準電圧
源に接続された基板上に形成される集積回路を過電圧に
対して保護する保護構造であって、基板のパッド近傍に
パッドを少くとも部分的に囲むように、第２の導電形の
第２の領域中に高ドーピングレベルの第１の導電形の第
１の領域を形成し、前記第１の領域に対してパッドから
遠い側に第２の導電形の第３の領域を少くとも部分的に
前記第２の領域に接触するように形成し、パッドのメタ
ライゼーシヨンは第１の領域の表面の一部分と接触し、
第２のメタライゼーションが第１の領域を第３の領域に
、パッドメタライゼーションと第１の領域との間の接点
と第３の領域が基板と接合される領域（アバランシェダ
イオードに相当）とを結ぶ電流路が少くとも第１及び第
３の領域中の抵抗路を通って形成されるような位置で接
続するように形成される。
明は過電圧が加わる可能性のあるパッドに接続されて使
用され、低ドーピングレベルの第１の導電形の基準電圧
源に接続された基板上に形成される集積回路を過電圧に
対して保護する保護構造であって、基板のパッド近傍に
パッドを少くとも部分的に囲むように、第２の導電形の
第２の領域中に高ドーピングレベルの第１の導電形の第
１の領域を形成し、前記第１の領域に対してパッドから
遠い側に第２の導電形の第３の領域を少くとも部分的に
前記第２の領域に接触するように形成し、パッドのメタ
ライゼーシヨンは第１の領域の表面の一部分と接触し、
第２のメタライゼーションが第１の領域を第３の領域に
、パッドメタライゼーションと第１の領域との間の接点
と第３の領域が基板と接合される領域（アバランシェダ
イオードに相当）とを結ぶ電流路が少くとも第１及び第
３の領域中の抵抗路を通って形成されるような位置で接
続するように形成される。
本発明はまた過電圧が加わる可能性のあるパッドに接続
されたＩＣ保護回路であって、パッドはトランジスタを
含む第１の経路を介して、またアバランシ１ダイオード
に直列接続された抵抗器を含む第２の経路を介して基準
電圧源に接続され、１ヘランジスタのベースと、１氏抗
器及びアバランシェダイオードの接合点とが保護したい
集積回路（Ｉｃ）に接続されているＩＣ保護回路を促供
する。
されたＩＣ保護回路であって、パッドはトランジスタを
含む第１の経路を介して、またアバランシ１ダイオード
に直列接続された抵抗器を含む第２の経路を介して基準
電圧源に接続され、１ヘランジスタのベースと、１氏抗
器及びアバランシェダイオードの接合点とが保護したい
集積回路（Ｉｃ）に接続されているＩＣ保護回路を促供
する。
実施例
本発明の以上の１的、特徴及び利点は以下図面を参照し
て行う好ましい実施例についての詳細な説明より明らか
どなろう。
て行う好ましい実施例についての詳細な説明より明らか
どなろう。
第２Ａ図及び第２Ｂ図はそれぞれ本発明第１実施例の断
面図及び平面図である。第２Ａ図の断面図は第２Ｂ図中
八−Ａ線に沿うものである。
面図及び平面図である。第２Ａ図の断面図は第２Ｂ図中
八−Ａ線に沿うものである。
パッドのメタライゼーション２０は多結晶シリコン層２
１（第２Ｂ図の平面図には示さず）上゛に形成され、通
常は酸化珪素である絶縁層２２が甲結晶シリコン塁扱２
３上に形成される。メタライゼーション２０の輪郭を第
２Ｂ図に点線２０で示す。メタライゼーション２０は間
口部２７を介してＰ＋形領領域２４一部に接触づる。一
方、領域２７１は第２Ｂ図に符号２５−１及び２５−２
で示す一連の小円により輪郭を示されるＮ−影領域２５
中に形成される。さらに、Ｎ＋形の第２のリング状部分
２６が第１のリング状部分２４を囲み、かつ１〕゛及び
Ｎ”形のリング状部分が部分的に隣接づる位置２８を除
いてＮ−形の幅２Ｂ程度の一定距離だけ部分２４から離
れるように形成される。
１（第２Ｂ図の平面図には示さず）上゛に形成され、通
常は酸化珪素である絶縁層２２が甲結晶シリコン塁扱２
３上に形成される。メタライゼーション２０の輪郭を第
２Ｂ図に点線２０で示す。メタライゼーション２０は間
口部２７を介してＰ＋形領領域２４一部に接触づる。一
方、領域２７１は第２Ｂ図に符号２５−１及び２５−２
で示す一連の小円により輪郭を示されるＮ−影領域２５
中に形成される。さらに、Ｎ＋形の第２のリング状部分
２６が第１のリング状部分２４を囲み、かつ１〕゛及び
Ｎ”形のリング状部分が部分的に隣接づる位置２８を除
いてＮ−形の幅２Ｂ程度の一定距離だけ部分２４から離
れるように形成される。
領域２４と２６との間の接合部２８の上面（ユメタライ
ぜ−シコン３０により短絡される。第２Ｂ図では同じ符
号３０を右する接触開口部のみが示されている。
ぜ−シコン３０により短絡される。第２Ｂ図では同じ符
号３０を右する接触開口部のみが示されている。
構造全体は半導体Ｒ根をバイアスできるようにメタライ
ぜ一部」ン３３で被覆されＰ＋形にドープされたリング
状部分３２で囲まれる。Ｎ＋形領領域２６メタライぜ一
ジョン３６が接続される延在部３５を含む。メタライゼ
ーション３６は第２Ｂ図では接続のための間口部のみが
示しである。
ぜ一部」ン３３で被覆されＰ＋形にドープされたリング
状部分３２で囲まれる。Ｎ＋形領領域２６メタライぜ一
ジョン３６が接続される延在部３５を含む。メタライゼ
ーション３６は第２Ｂ図では接続のための間口部のみが
示しである。
第２Ｃ図は第２Ａ図及び第２Ｂ図の構造の等価回路図で
ある。第２Ｃ図はパッド２０と、メタライぜ−シコン３
６に対応する保護したい回路に接続される端子と、メタ
ライゼーション３３に対応する接地端子と、メタライぜ
−シコン３０に対応づる接続点とを示す。
ある。第２Ｃ図はパッド２０と、メタライぜ−シコン３
６に対応する保護したい回路に接続される端子と、メタ
ライゼーション３３に対応する接地端子と、メタライぜ
−シコン３０に対応づる接続点とを示す。
パッド２０をＰ＋形リング２４に接続する領域が荀″Ｉ
３４０で示される。この接続点４０はトランジスタ４１
の１ミツタＥ４１に接続される。ただし、エミッタＥ４
１はＰ＋形領領域２４対応する。
３４０で示される。この接続点４０はトランジスタ４１
の１ミツタＥ４１に接続される。ただし、エミッタＥ４
１はＰ＋形領領域２４対応する。
さらにベースＢ４１はＮ−領域２５に対応し、またコレ
クタＣ４１はＰ−基板領域に対応しＰ−領域からＰ＋形
拡散領域３２に到る経路に対応する抵抗及びメタライぜ
一ジョン３３を介して接地される。一方、点４０はＰ＋
ｍ域中を、バッドメタライげ−シコンを有する接点２７
と、このＰ＋領域とＮ＋＋域３５との間の短絡領域２８
に対応する接続点３０との間に延在する経路に対応する
抵抗器４２に接続される。その結果、メタライぜ一ジョ
ン３０はＮ＋領ｈｉＩ３５中の経路に対応する抵抗器４
３を介して出力メタライげ−シコン３ ｆ３に接続され
る。さらに、メタライゼーシ」ン３０はアノードがＮ”
領域３５に対応しカソードが図示しないシート抵抗器に
よってＰ１領域及びメタライゼーション３３に接続され
ているＰ−基板領域に対応するアバランシェダイオード
を介してメタライゼーション３３に接続される。
クタＣ４１はＰ−基板領域に対応しＰ−領域からＰ＋形
拡散領域３２に到る経路に対応する抵抗及びメタライぜ
一ジョン３３を介して接地される。一方、点４０はＰ＋
ｍ域中を、バッドメタライげ−シコンを有する接点２７
と、このＰ＋領域とＮ＋＋域３５との間の短絡領域２８
に対応する接続点３０との間に延在する経路に対応する
抵抗器４２に接続される。その結果、メタライぜ一ジョ
ン３０はＮ＋領ｈｉＩ３５中の経路に対応する抵抗器４
３を介して出力メタライげ−シコン３ ｆ３に接続され
る。さらに、メタライゼーシ」ン３０はアノードがＮ”
領域３５に対応しカソードが図示しないシート抵抗器に
よってＰ１領域及びメタライゼーション３３に接続され
ているＰ−基板領域に対応するアバランシェダイオード
を介してメタライゼーション３３に接続される。
以下、上記回路の動作をパッドと基準電圧端子との間の
電流−電圧特性をあられす第２１〕図を参照しながら説
明する。
電流−電圧特性をあられす第２１〕図を参照しながら説
明する。
パッド２０及び点４０に正の過電圧が加わった場合、点
３０に現れる過電圧値がダイオード４４の降伏゛市圧値
Ｖｚに達すると電圧の上界は制限され、アバランシ１ダ
イオード４４を介して？ｈｉ流が流れ始める。この電流
が流れることにより抵抗４２両端に急激な電圧陪十が生
じ、１ヘランジスタ４１のエミッタ・ベース間接合の導
通電圧を一ト回る。その結果トランジスタは導通し電流
はアバランシエダイオード４４を流れるかわりにトラン
ジスタ４１のエミッタからコレクタに向けて流れる。
３０に現れる過電圧値がダイオード４４の降伏゛市圧値
Ｖｚに達すると電圧の上界は制限され、アバランシ１ダ
イオード４４を介して？ｈｉ流が流れ始める。この電流
が流れることにより抵抗４２両端に急激な電圧陪十が生
じ、１ヘランジスタ４１のエミッタ・ベース間接合の導
通電圧を一ト回る。その結果トランジスタは導通し電流
はアバランシエダイオード４４を流れるかわりにトラン
ジスタ４１のエミッタからコレクタに向けて流れる。
その結果、第２Ｄ図に示寸ように点４０の電圧はこのト
ランジスタに対応した値ＢＶＣ１゜まで降下する。各電
圧値の概略値を述べると電圧ｖｌは典型的に約２０ボル
ト程度であり、点Ｂｖｃ［口の値は数ポル１−１例えば
５ポル１−程度である。従って過電口が加わった場合に
も低出力電圧下で過電流を逃すことが可能になり、半導
体基板中でのエネルギー消費を減少さヒることができる
。一方、装置はダイオード４／ｌの７バランシ１電圧よ
りも比較的高い電圧下でのみトリガされるので協働する
集積回路の正常な動作を妨げることはない。
ランジスタに対応した値ＢＶＣ１゜まで降下する。各電
圧値の概略値を述べると電圧ｖｌは典型的に約２０ボル
ト程度であり、点Ｂｖｃ［口の値は数ポル１−１例えば
５ポル１−程度である。従って過電口が加わった場合に
も低出力電圧下で過電流を逃すことが可能になり、半導
体基板中でのエネルギー消費を減少さヒることができる
。一方、装置はダイオード４／ｌの７バランシ１電圧よ
りも比較的高い電圧下でのみトリガされるので協働する
集積回路の正常な動作を妨げることはない。
パッド２０に負の過電圧が加わった場合はアバランシェ
ダイオード４４の順方向電圧降下に対応するＭｉ Ｖ
１ 、例えば１ボルトに達すると直ちにダイオードは導
通する。そこで、電流は抵抗器４２を通って流れ抵抗４
２両端に生じる電圧降下量はトランジスタ４１のベース
・エミッタ接合の逆アバランシェ電Ｆ「に対応するｌ＋
Ｑ Ｖ ２− Ｖ １まで増加する。この値は領域２４
及び２５の間のＰ”Ｎ接合の逆降伏電圧に対応し、約２
０ボルトの大きさを有する。このため逆方向での動作に
関しては、過電圧が大きなレベルに達した場合は従来の
ものと路間等になる。しかし、本発明は入来電圧がｖｌ
に達すると直らに導通が始まる点で右利である。この電
圧Ｖ１は小さいが、通過電圧の場合パッド２０は正電圧
のみを提供されるように設計されていて負電圧が加わる
としても一過性のパルスだけなのでこれは大ぎな問題に
はならない。
ダイオード４４の順方向電圧降下に対応するＭｉ Ｖ
１ 、例えば１ボルトに達すると直ちにダイオードは導
通する。そこで、電流は抵抗器４２を通って流れ抵抗４
２両端に生じる電圧降下量はトランジスタ４１のベース
・エミッタ接合の逆アバランシェ電Ｆ「に対応するｌ＋
Ｑ Ｖ ２− Ｖ １まで増加する。この値は領域２４
及び２５の間のＰ”Ｎ接合の逆降伏電圧に対応し、約２
０ボルトの大きさを有する。このため逆方向での動作に
関しては、過電圧が大きなレベルに達した場合は従来の
ものと路間等になる。しかし、本発明は入来電圧がｖｌ
に達すると直らに導通が始まる点で右利である。この電
圧Ｖ１は小さいが、通過電圧の場合パッド２０は正電圧
のみを提供されるように設計されていて負電圧が加わる
としても一過性のパルスだけなのでこれは大ぎな問題に
はならない。
第３Ａ、３Ｂ、３Ｃ及び３０図はそれぞれ本発明の別の
実施例の断面図、平面図、等価回路図及び動作特性曲線
図である。第３Ａ図の断面図は第３Ｂ図中八−Ａ線に沿
うものである。
実施例の断面図、平面図、等価回路図及び動作特性曲線
図である。第３Ａ図の断面図は第３Ｂ図中八−Ａ線に沿
うものである。
第３Ｂ図を参照するに、本実施例による構造は一般に各
領域がリング状になった［ｉというよりも各領域がパッ
ド領域の１又は２の縁部に沿って配線された構造になっ
ている。かかる構造は第１図の実施例においても可能で
ある。
領域がリング状になった［ｉというよりも各領域がパッ
ド領域の１又は２の縁部に沿って配線された構造になっ
ている。かかる構造は第１図の実施例においても可能で
ある。
第３Ａ及び第３Ｂ図を参照するに、本発明の上記別の実
施例は第２Ａ図の場合と同様な基板５２に対して通常は
酸化珪素である絶縁層５３により絶縁された多結晶シリ
コン領域５１上に形成されて過電Ｂが生じた場合にこれ
を印加される金属パッド５０を含む。第２Ｂ図の場合と
同様に、第３Ｂ図でも多結晶シリコン領域５１の図示は
省略し、メタライじ−ジョン部分の輪郭５０のみを点線
で示す。メタライゼーシヨン５０はＮ−形拡散領域５５
中に形成された１〕“形拡散領域５４と接触する。第３
Ｂ図より拡ｒｌＩ領域５４及び拡散領域５４が埋設され
る領ｈ＆５５は実質的にパッド５０の−の経に沿って延
在するのがわかる。Ｐ＋形領領域５４パッドメタライゼ
ーション領域５０との間には接触領域５６が形成される
。
施例は第２Ａ図の場合と同様な基板５２に対して通常は
酸化珪素である絶縁層５３により絶縁された多結晶シリ
コン領域５１上に形成されて過電Ｂが生じた場合にこれ
を印加される金属パッド５０を含む。第２Ｂ図の場合と
同様に、第３Ｂ図でも多結晶シリコン領域５１の図示は
省略し、メタライじ−ジョン部分の輪郭５０のみを点線
で示す。メタライゼーシヨン５０はＮ−形拡散領域５５
中に形成された１〕“形拡散領域５４と接触する。第３
Ｂ図より拡ｒｌＩ領域５４及び拡散領域５４が埋設され
る領ｈ＆５５は実質的にパッド５０の−の経に沿って延
在するのがわかる。Ｐ＋形領領域５４パッドメタライゼ
ーション領域５０との間には接触領域５６が形成される
。
Ｐ＋形領領域５５その全長にわたってＮ＋形領領域６０
接触してＪ３す、領域６０は３つの部分、すなわちＰ＋
形領領域接触している部分６１．パッドの別の縁に沿っ
て部分６１に直角に延在する部分６２．及び部分６１よ
り延在する部分６３゛よりなる。Ｎ＋形領領域６０部分
６２はパッドメタライゼーション５０を有する接触領域
６４をその外端部に含む。Ｎ＋形領領域６０延在部６３
は保護したい集積回路に到るメタライゼーシヨン６６に
接続された接触領１ｄ６５よりなる。
接触してＪ３す、領域６０は３つの部分、すなわちＰ＋
形領領域接触している部分６１．パッドの別の縁に沿っ
て部分６１に直角に延在する部分６２．及び部分６１よ
り延在する部分６３゛よりなる。Ｎ＋形領領域６０部分
６２はパッドメタライゼーション５０を有する接触領域
６４をその外端部に含む。Ｎ＋形領領域６０延在部６３
は保護したい集積回路に到るメタライゼーシヨン６６に
接続された接触領１ｄ６５よりなる。
さらに、接触領ｌｌ１１６９により基板のメタライゼー
ション７０に接続されたＰ＋形領領域６８示されている
。通常はこのメタライぜ−シ」ンは接地等により拮準電
圧源に接続される。さらに接点６４を形成されるＮ＋形
領領域６０部分６２の一部にはＮ−形拡散領域７１が埋
設される５、第２Ｂ図の例と同様、第３Ｂ図もＮ−影領
域５５及び７１の境界を一連の小円によって示す。
ション７０に接続されたＰ＋形領領域６８示されている
。通常はこのメタライぜ−シ」ンは接地等により拮準電
圧源に接続される。さらに接点６４を形成されるＮ＋形
領領域６０部分６２の一部にはＮ−形拡散領域７１が埋
設される５、第２Ｂ図の例と同様、第３Ｂ図もＮ−影領
域５５及び７１の境界を一連の小円によって示す。
以下、第３Ａ図及び第３Ｂ図の構造の装置の動作を第３
Ｃ図を参照しながら説明する。第３Ｃ図はパッド５０．
基板メタライゼータ１ン７０及び集積回路に到るメタラ
イゼーション６Ｇを承り。
Ｃ図を参照しながら説明する。第３Ｃ図はパッド５０．
基板メタライゼータ１ン７０及び集積回路に到るメタラ
イゼーション６Ｇを承り。
また、第２Ｃ図と同様に、トランジスタ４１及びアバラ
ンシェダイオード４４をも図示する。先にも説明したよ
うに、トランジスタ４１のエミッタはパッド５０に接続
された１〕＋頃域５４に対応し、そのベースはＮ−領域
５５に］レクタはＰ−形基板５２に対［，６する。基板
１３２は一方）〕１形領域６８により１．↓ｌ￥電Ｌ［
供給用メタライげ−ジョン７０に接続される。
ンシェダイオード４４をも図示する。先にも説明したよ
うに、トランジスタ４１のエミッタはパッド５０に接続
された１〕＋頃域５４に対応し、そのベースはＮ−領域
５５に］レクタはＰ−形基板５２に対［，６する。基板
１３２は一方）〕１形領域６８により１．↓ｌ￥電Ｌ［
供給用メタライげ−ジョン７０に接続される。
アバランシ１ダイオード４４はＰ゛形基板とＮ＋形領Ｉ
ｔ ６０のＮ−影領域５５あるいはＮ−影領域６２中に
埋設されていない部分との間の接合部に対応する。また
、部分６１の近１カにはこのＮ゛形領戚と（〜ランラス
タ４１のベースに対応するＮ−影領域５５との間に接続
が存７ｉ Ｊるのがわかる。アバランシ］−ダイＡ−ド
のＮ＋形領領域６０対応づるカソードと、Ｐ′形領領域
パッドとの間の接触領域との間には抵抗４２がパッド５
０を右するＮ゛形ｖ１６２の接触領域６４とアバランシ
１ダイオードが設けられている領域６０の部分との間の
内部（［（杭により形成される。このため先に説明した
図の例と異って、ＰＩＳ、抗４２はＰ“影領域ではなく
Ｎ“形グｊ域中に形成される。しかし、その効果は前と
同じである。さらに、第１実施例と異ってＮ＋形領領域
６２パッドのメタライぎ−ジョン５０に接続されている
ためメタライＵ−ジョン７０．領域６８．領域５２．領
域７１．領域６２及びメタライゼーション５０の間には
ダイオードＩ” Ｐ−（Ｎ−）Ｎ＋が形成される。この
ダイオードを第３Ｃ図では符号７５で丞す。
ｔ ６０のＮ−影領域５５あるいはＮ−影領域６２中に
埋設されていない部分との間の接合部に対応する。また
、部分６１の近１カにはこのＮ゛形領戚と（〜ランラス
タ４１のベースに対応するＮ−影領域５５との間に接続
が存７ｉ Ｊるのがわかる。アバランシ］−ダイＡ−ド
のＮ＋形領領域６０対応づるカソードと、Ｐ′形領領域
パッドとの間の接触領域との間には抵抗４２がパッド５
０を右するＮ゛形ｖ１６２の接触領域６４とアバランシ
１ダイオードが設けられている領域６０の部分との間の
内部（［（杭により形成される。このため先に説明した
図の例と異って、ＰＩＳ、抗４２はＰ“影領域ではなく
Ｎ“形グｊ域中に形成される。しかし、その効果は前と
同じである。さらに、第１実施例と異ってＮ＋形領領域
６２パッドのメタライぎ−ジョン５０に接続されている
ためメタライＵ−ジョン７０．領域６８．領域５２．領
域７１．領域６２及びメタライゼーション５０の間には
ダイオードＩ” Ｐ−（Ｎ−）Ｎ＋が形成される。この
ダイオードを第３Ｃ図では符号７５で丞す。
第３Ｄ図はかかる回路の電流−電圧特性を示す。
正極性の過電圧が加わる場合の動作は第２Ｄ図と同じで
ある。しかし負電圧パルスが加わった場合にはかかるパ
ルスはダイオード７５で吸収される。
ある。しかし負電圧パルスが加わった場合にはかかるパ
ルスはダイオード７５で吸収される。
第２Ｄ図に対応する負極性動作−し−ドでは０Ｍ０８回
路に特有なラッチアップの問題を回避することができ、
これにより破壊電１１に達してしまうような事態を回避
できるのに注意ずべきである。
路に特有なラッチアップの問題を回避することができ、
これにより破壊電１１に達してしまうような事態を回避
できるのに注意ずべきである。
要約すると、本発明は集積回路の基板（２３）上に第２
の導電形の第２の領域（２５）中の高ドーピングレベル
の第１の導電形の第１の領域（２４）と、第１の領域に
対してパッドから遠い側に形成され少くとも部分的に該
第２の領域に接触するように第２の導電形の第３の領Ｖ
ｉ（２６）とをパッド周囲に形成された集積回路保護構
造を提供する。パッドメタライゼーシヨン（２０）はま
た第１の領域表面の一部（２７）と接触する。
の導電形の第２の領域（２５）中の高ドーピングレベル
の第１の導電形の第１の領域（２４）と、第１の領域に
対してパッドから遠い側に形成され少くとも部分的に該
第２の領域に接触するように第２の導電形の第３の領Ｖ
ｉ（２６）とをパッド周囲に形成された集積回路保護構
造を提供する。パッドメタライゼーシヨン（２０）はま
た第１の領域表面の一部（２７）と接触する。
第２のメタライゼーション（３０）が第１の領１或を第
３の領域にパッドメリライぜ−ジョンと第１の領域との
間の接合部と第３の領域が基板と接合されるｆｕＡｔ（
アバランシ１ダイオードに相当）を結ぶ電流路が少くど
ら第１及び第３の領域中の抵抗路を通って形成されるよ
うな位置でｌｅ続するＪ：うに形成される。
３の領域にパッドメリライぜ−ジョンと第１の領域との
間の接合部と第３の領域が基板と接合されるｆｕＡｔ（
アバランシ１ダイオードに相当）を結ぶ電流路が少くど
ら第１及び第３の領域中の抵抗路を通って形成されるよ
うな位置でｌｅ続するＪ：うに形成される。
第］Δ、第１Ｂ、第１Ｃ及び第１０図はそれぞれ従来の
保護構造の断面図 ｉＰ而面、等価回路図及びその動作
特性曲線図、第２Δ、第２Ｂ、第２Ｃ及び第２Ｄ図はそ
れぞれ本発明第１実施例の断面図、平面図９等価回路図
及び動作特性曲線図、第３Ａ、第３Ｂ、第３Ｃ及び第３
Ｄ図は本発明第２実施例の断面図、平面図、笠価回路図
及び動作特性曲線図である。 １．１０，２０，３０，３３．３６．６６゜７０・・・
メタライぜ−ジョン、２，５１・・・多れ一部シリコン
、３，２３．５２・・・基板、’１．２２．５３・・・
絶縁層、５．８，２７．・・・開口部、６，７，９゜２
４．２５，５４，５５．６０〜６３．６８゜７１・・・
ドープ領域、２１・・・多結晶シリ」ン層、２５−１．
２５−２・・・輪部、２６・・・リング状ドープ領域、
２８．・・・接合部、３２・・・リング状部分、３５・
・・延在部、４０・・・接続点、４１・・何〜ランジス
タ、Ｅ４１・・・エミッタ、（１１・・・コレクタ、８
４１・・・ベース、４２．／１３・・・抵抗器、４４゜
７５・・・ダイオード、５０・・・パッド、５６，６４
゜６９・・・接続領域。 Ｆｉｇｕｒｅ １Ａ Ｆｉｇｕｒｅ Ｂ Ｆｉｇｕｒｅ Ｂ Ｆｉｇｕｒｅ ３Ａ ＳＳ Ｆｉｇｕｒｅ Ｃ
保護構造の断面図 ｉＰ而面、等価回路図及びその動作
特性曲線図、第２Δ、第２Ｂ、第２Ｃ及び第２Ｄ図はそ
れぞれ本発明第１実施例の断面図、平面図９等価回路図
及び動作特性曲線図、第３Ａ、第３Ｂ、第３Ｃ及び第３
Ｄ図は本発明第２実施例の断面図、平面図、笠価回路図
及び動作特性曲線図である。 １．１０，２０，３０，３３．３６．６６゜７０・・・
メタライぜ−ジョン、２，５１・・・多れ一部シリコン
、３，２３．５２・・・基板、’１．２２．５３・・・
絶縁層、５．８，２７．・・・開口部、６，７，９゜２
４．２５，５４，５５．６０〜６３．６８゜７１・・・
ドープ領域、２１・・・多結晶シリ」ン層、２５−１．
２５−２・・・輪部、２６・・・リング状ドープ領域、
２８．・・・接合部、３２・・・リング状部分、３５・
・・延在部、４０・・・接続点、４１・・何〜ランジス
タ、Ｅ４１・・・エミッタ、（１１・・・コレクタ、８
４１・・・ベース、４２．／１３・・・抵抗器、４４゜
７５・・・ダイオード、５０・・・パッド、５６，６４
゜６９・・・接続領域。 Ｆｉｇｕｒｅ １Ａ Ｆｉｇｕｒｅ Ｂ Ｆｉｇｕｒｅ Ｂ Ｆｉｇｕｒｅ ３Ａ ＳＳ Ｆｉｇｕｒｅ Ｃ
Claims (3)
- （１）過電圧が加わる可能性のあるパッドに接続されて
使用され、低ドーピングレベルの第１の導電形の基準電
圧源に接続された基板（２３；５２）上に形成される集
積回路を過電圧に対して保護する保護構造であって、基
板のパッド近傍にパッドを少くとも部分的に囲むように
形成された： −第２の導電形の第２の領域（２５；５５）中の高ドー
ピングレベルの第１の導電形の第１の領域（２４；５４
）と： −該第１の領域に対してパッドから遠い側に形成され少
くとも部分的に該第２の領域に接触する第２の導電形の
第３の領域（２６；６０）とよりなり： −パッドのメタライゼーシヨン（２０；５０）もまた第
１の領域の表面の一部（２７；５６）と接触し： −第２のメタライゼーシヨン（３０；５０）が第１の領
域を第３の領域に、パッドメタライゼーシヨンと第１の
領域との問の接合部と第３の領域が基板と接合される領
域（アバランシェダイオードに相当）とを結ぶ電流路が
少くとも第１及び第３の領域中の抵抗路を通って形成さ
れるような位置で接続するように形成されることを特徴
とする構造。 - （２）過電圧が加わる可能性のあるパッドに接続された
ＩＣ保護回路であって、パッド（２０；５０）はトラン
ジスタ（４１）を含む第１の経路を介してまたアバラン
シェダイオード（４４）に直列接続された抵抗器（４２
）を含む第２の経路を介して基準電圧供給部（３３；７
０）に接続され、該トランジスタのベースと、抵抗器及
びアバランシェダイオードの接合点とが保護したい集積
回路に接続されることを特徴とする回路。 - （３）第３の経路は基準電圧供給部（７０）とパッド（
５０）との間に接続された順方向接続ダイオード（７５
）とよりなる第３の経路を含むことを特徴とする請求項
２記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8717781 | 1987-12-14 | ||
| FR8717781A FR2624655B1 (fr) | 1987-12-14 | 1987-12-14 | Structure de protection d'un acces a un circuit integre |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022153A true JPH022153A (ja) | 1990-01-08 |
| JP2656588B2 JP2656588B2 (ja) | 1997-09-24 |
Family
ID=9358074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63314829A Expired - Lifetime JP2656588B2 (ja) | 1987-12-14 | 1988-12-13 | 集積回路を過電圧に対して保護する保護構造及び回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4897757A (ja) |
| EP (1) | EP0326777B1 (ja) |
| JP (1) | JP2656588B2 (ja) |
| KR (1) | KR890011095A (ja) |
| DE (1) | DE3880661T2 (ja) |
| FR (1) | FR2624655B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69029271T2 (de) * | 1990-12-21 | 1997-04-17 | Sgs Thomson Microelectronics | Schutzvorrichtung gegen elektrostatische Entladung für einen IC-Anschluss und deren integrierte Struktur |
| US5196981A (en) * | 1990-12-28 | 1993-03-23 | National Semiconductor Corporation | ESD protection scheme |
| JP3071851B2 (ja) * | 1991-03-25 | 2000-07-31 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| EP0517391A1 (en) * | 1991-06-05 | 1992-12-09 | STMicroelectronics, Inc. | ESD protection circuit |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| US5272371A (en) * | 1991-11-19 | 1993-12-21 | Sgs-Thomson Microelectronics, Inc. | Electrostatic discharge protection structure |
| US5139959A (en) * | 1992-01-21 | 1992-08-18 | Motorola, Inc. | Method for forming bipolar transistor input protection |
| US5384482A (en) * | 1992-05-18 | 1995-01-24 | Nec Corporation | Semiconductor integrated circuit device having input protective circuit |
| EP0577906B1 (en) * | 1992-06-30 | 1998-09-23 | STMicroelectronics S.r.l. | Structure preventing a parasitic diode from being switched on in an epitaxial tub of integrated circuits |
| US5428498A (en) * | 1992-09-28 | 1995-06-27 | Xerox Corporation | Office environment level electrostatic discharge protection |
| IT1296832B1 (it) * | 1997-12-02 | 1999-08-02 | Sgs Thomson Microelectronics | Struttura integrata di protezione con dispositivi a soglia di conduzione inversa prestabilita di polarizzazione |
| US7332750B1 (en) | 2000-09-01 | 2008-02-19 | Fairchild Semiconductor Corporation | Power semiconductor device with improved unclamped inductive switching capability and process for forming same |
| US8355015B2 (en) | 2004-05-21 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device including a diode electrically connected to a signal line |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180848A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Ltd | 静電破壊防止素子およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE363829C (de) * | 1920-07-29 | 1922-11-14 | Jakob Hammel | Einschlagduebel |
| US3201682A (en) * | 1960-09-23 | 1965-08-17 | Philips Corp | Voltage stabilization using a plurality of transistors and a zener diode |
| US3787717A (en) * | 1971-12-09 | 1974-01-22 | Ibm | Over voltage protection circuit lateral bipolar transistor with gated collector junction |
| JPS5714216A (en) * | 1980-06-30 | 1982-01-25 | Mitsubishi Electric Corp | Input protecting circuit |
| US4405933A (en) * | 1981-02-04 | 1983-09-20 | Rca Corporation | Protective integrated circuit device utilizing back-to-back zener diodes |
| US4527213A (en) * | 1981-11-27 | 1985-07-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor integrated circuit device with circuits for protecting an input section against an external surge |
| GB2185621B (en) * | 1985-10-29 | 1988-12-14 | Plessey Co Plc | Protection structures |
| US4802054A (en) * | 1987-03-13 | 1989-01-31 | Motorola, Inc. | Input protection for an integrated circuit |
-
1987
- 1987-12-14 FR FR8717781A patent/FR2624655B1/fr not_active Expired - Lifetime
-
1988
- 1988-12-06 US US07/283,781 patent/US4897757A/en not_active Expired - Lifetime
- 1988-12-09 KR KR1019880016385A patent/KR890011095A/ko not_active Withdrawn
- 1988-12-13 JP JP63314829A patent/JP2656588B2/ja not_active Expired - Lifetime
- 1988-12-14 DE DE88420416T patent/DE3880661T2/de not_active Expired - Fee Related
- 1988-12-14 EP EP88420416A patent/EP0326777B1/fr not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180848A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Ltd | 静電破壊防止素子およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0326777B1 (fr) | 1993-04-28 |
| EP0326777A1 (fr) | 1989-08-09 |
| FR2624655A1 (fr) | 1989-06-16 |
| DE3880661D1 (de) | 1993-06-03 |
| JP2656588B2 (ja) | 1997-09-24 |
| KR890011095A (ko) | 1989-08-12 |
| DE3880661T2 (de) | 1993-12-23 |
| US4897757A (en) | 1990-01-30 |
| FR2624655B1 (fr) | 1990-05-11 |
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