JPH0221613B2 - - Google Patents
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- Publication number
- JPH0221613B2 JPH0221613B2 JP57172103A JP17210382A JPH0221613B2 JP H0221613 B2 JPH0221613 B2 JP H0221613B2 JP 57172103 A JP57172103 A JP 57172103A JP 17210382 A JP17210382 A JP 17210382A JP H0221613 B2 JPH0221613 B2 JP H0221613B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- instruction
- address
- status word
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Devices For Executing Special Programs (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、パイプライン方式のデータ処理装置
において、ハードウエアの変更なしに新規追加命
令を実行できるようになつた命令処理方式に関す
るものである。
において、ハードウエアの変更なしに新規追加命
令を実行できるようになつた命令処理方式に関す
るものである。
従来技術においては、新規命令を追加するよう
な場合、計算機のハードウエアを変更し、新規命
令を実行できるようにしていた。このような従来
方式では、新規命令の追加に対してハードウエア
の変更で対処しているので、コストの上昇をもた
らすと共に、短時間で新規命令の追加に対応でき
ないという欠点を有していた。
な場合、計算機のハードウエアを変更し、新規命
令を実行できるようにしていた。このような従来
方式では、新規命令の追加に対してハードウエア
の変更で対処しているので、コストの上昇をもた
らすと共に、短時間で新規命令の追加に対応でき
ないという欠点を有していた。
本発明は、上記の考察に基づくものであつて、
ハードウエアを変更することなしに、新規命令の
追加に対処できるようになつた命令処理方式を提
供することを目的としている。
ハードウエアを変更することなしに、新規命令の
追加に対処できるようになつた命令処理方式を提
供することを目的としている。
そしてそのため、本発明の命令処理方式は、
命令制御部、演算制御部及び記憶制御部を有する
中央処理装置を持つパイプライン方式のデータ処
理装置において、 演算制御部は、新プログラム状態語が入つてい
るメモリの番地情報の複数個を記憶するバツフ
ア・メモリを有すると共に、命令制御部から所定
の操作指示が与えられた時に、命令制御部から与
えられたデータに対応するバツフア・メモリ内の
新プログラム状態語の番地情報を読み出すように
構成され、 命令制御部は、特定命令が入力された時に、当
該特定命令のオペレーシヨン・コードを所定のレ
ジスタにセツトする制御を行い、その後に割込み
のための制御を開始し、 新プログラム状態語をプログラム状態語レジス
タにセツトする制御を行う際に、上記所定の操作
指示を演算制御部に与えると共に上記所定のレジ
スタにセツトされている特定命令のオペレーシヨ
ン・コードを演算制御部に送り、 演算制御部から出力された新プログラム状態語
の番地情報に基づいてメモリをアクセスするため
の制御を行い、メモリから送られてきた新プログ
ラム状態語をプログラム状態語レジスタにセツト
する制御を行うよう構成されている ことを特徴とするものである。
中央処理装置を持つパイプライン方式のデータ処
理装置において、 演算制御部は、新プログラム状態語が入つてい
るメモリの番地情報の複数個を記憶するバツフ
ア・メモリを有すると共に、命令制御部から所定
の操作指示が与えられた時に、命令制御部から与
えられたデータに対応するバツフア・メモリ内の
新プログラム状態語の番地情報を読み出すように
構成され、 命令制御部は、特定命令が入力された時に、当
該特定命令のオペレーシヨン・コードを所定のレ
ジスタにセツトする制御を行い、その後に割込み
のための制御を開始し、 新プログラム状態語をプログラム状態語レジス
タにセツトする制御を行う際に、上記所定の操作
指示を演算制御部に与えると共に上記所定のレジ
スタにセツトされている特定命令のオペレーシヨ
ン・コードを演算制御部に送り、 演算制御部から出力された新プログラム状態語
の番地情報に基づいてメモリをアクセスするため
の制御を行い、メモリから送られてきた新プログ
ラム状態語をプログラム状態語レジスタにセツト
する制御を行うよう構成されている ことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第
１図は本発明の１実施例のブロツク図、第２図は
第１図の実施例の動作の概要を説明する図、第３
図は第１図の実施例における新規命令のパイプラ
イン処理を説明する図である。
１図は本発明の１実施例のブロツク図、第２図は
第１図の実施例の動作の概要を説明する図、第３
図は第１図の実施例における新規命令のパイプラ
イン処理を説明する図である。
第１図において、１はＩユニツトの制御メモ
リ、２−ＡはフエーズＡタグ・レジスタ、２−Ｂ
はフエーズＢタグ・レジスタ、２−Ｃはフエーズ
Ｃタグ・レジスタ、２−ＤはフエーズＤタグ・レ
ジスタ、２−ＥはフエーズＥタグ・レジスタ、３
は2Rレジスタ、４はPSWレジスタ、５はワー
ク・レジスタ、６は実効アドレス発生器
（EFFECTIVE ADDRESS GENERATOR）、
７−Ａないし７−Ｅは割込コード・レジスタ、８
は割込みコード発生回路、９は割込み発生回路、
１０は割込みCSアドレス発生回路、１１は
EUOPレジスタ、１２はCSアドレス・レジスタ、
１３はＥユニツトの制御メモリ、１４はデータ制
御部、１５はリザルト・レジスタ、１６はバツフ
ア・メモリをそれぞれ示している。
リ、２−ＡはフエーズＡタグ・レジスタ、２−Ｂ
はフエーズＢタグ・レジスタ、２−Ｃはフエーズ
Ｃタグ・レジスタ、２−ＤはフエーズＤタグ・レ
ジスタ、２−ＥはフエーズＥタグ・レジスタ、３
は2Rレジスタ、４はPSWレジスタ、５はワー
ク・レジスタ、６は実効アドレス発生器
（EFFECTIVE ADDRESS GENERATOR）、
７−Ａないし７−Ｅは割込コード・レジスタ、８
は割込みコード発生回路、９は割込み発生回路、
１０は割込みCSアドレス発生回路、１１は
EUOPレジスタ、１２はCSアドレス・レジスタ、
１３はＥユニツトの制御メモリ、１４はデータ制
御部、１５はリザルト・レジスタ、１６はバツフ
ア・メモリをそれぞれ示している。
第１図において、１点鎖線より左側がＩユニツ
ト（命令制御部）であり、右側がＥユニツト（演
算制御部）である。Ｉユニツトの制御メモリ１の
中には、Ｉユニツトを制御するための複数のマイ
クロ命令が格納されている。制御メモリ１のアド
レス入力部には、機械語命令のオペレーシヨンコ
ード、割込みCSアドレス発生回路１０からの割
込みCSアドレス又は次CSアドレス発生回路（図
示せず）からの次CSアドレスが入力される。こ
の次CSアドレス発生回路は、フエーズＡタグ・
レジスタ２−Ａの内容およびその他の条件を考慮
し作成される。Ｉユニツトの制御メモリ１から読
出されたマイクロ命令は、先ずフエーズＡタグ・
レジスタ２−Ａにセツトされ、以下順番にフエー
ズＢタグ・レジスタ２−Ｂ、フエーズＣタグ・レ
ジスタ２−Ｃ、フエーズＥタグ・レジスタ２−Ｅ
に移されて行く。フエーズについては後で説明す
る。2Rレジスタ３の内容は、Ｅユニツトのデー
タ制御部１４に移され、また2Rレジスタ３には、
命令オペコードやワーク・レジスタ５の内容がセ
ツトされる。PSWレジスタ４には、プログラム
状態語が格納される。ワーク・レジスタ５は、中
間データを一時的に保持するものである。実効ア
ドレスの発生器６は、アドレス計算に使用される
ものである。割込みコード発生回路８は、フエー
ズＡタグ・レジスタ２−Ａの内容を参照し、例外
的な事象が発生したときには当該事象に対応する
割込みコードを発生する。この割込みコードは、
先ず割込みコード・レジスタ７−Ｂにセツトさ
れ、以下、順番に７−Ｃ、７−Ｄ、７−Ｅに移さ
れる。割込み発生回路９は、割込みレジスタ７−
ＥおよびフエーズＥタグ・レジスタ２−Ｅの内容
を参照して割込みを発生し、割込みCSアドレス
発生回路１０は割込みCSアドレスを発生する。
ト（命令制御部）であり、右側がＥユニツト（演
算制御部）である。Ｉユニツトの制御メモリ１の
中には、Ｉユニツトを制御するための複数のマイ
クロ命令が格納されている。制御メモリ１のアド
レス入力部には、機械語命令のオペレーシヨンコ
ード、割込みCSアドレス発生回路１０からの割
込みCSアドレス又は次CSアドレス発生回路（図
示せず）からの次CSアドレスが入力される。こ
の次CSアドレス発生回路は、フエーズＡタグ・
レジスタ２−Ａの内容およびその他の条件を考慮
し作成される。Ｉユニツトの制御メモリ１から読
出されたマイクロ命令は、先ずフエーズＡタグ・
レジスタ２−Ａにセツトされ、以下順番にフエー
ズＢタグ・レジスタ２−Ｂ、フエーズＣタグ・レ
ジスタ２−Ｃ、フエーズＥタグ・レジスタ２−Ｅ
に移されて行く。フエーズについては後で説明す
る。2Rレジスタ３の内容は、Ｅユニツトのデー
タ制御部１４に移され、また2Rレジスタ３には、
命令オペコードやワーク・レジスタ５の内容がセ
ツトされる。PSWレジスタ４には、プログラム
状態語が格納される。ワーク・レジスタ５は、中
間データを一時的に保持するものである。実効ア
ドレスの発生器６は、アドレス計算に使用される
ものである。割込みコード発生回路８は、フエー
ズＡタグ・レジスタ２−Ａの内容を参照し、例外
的な事象が発生したときには当該事象に対応する
割込みコードを発生する。この割込みコードは、
先ず割込みコード・レジスタ７−Ｂにセツトさ
れ、以下、順番に７−Ｃ、７−Ｄ、７−Ｅに移さ
れる。割込み発生回路９は、割込みレジスタ７−
ＥおよびフエーズＥタグ・レジスタ２−Ｅの内容
を参照して割込みを発生し、割込みCSアドレス
発生回路１０は割込みCSアドレスを発生する。
EUOPレジスタ１１には、Ｉユニツトから送ら
れて来るＥユニツト・オペレーシヨン・コード
（EUOP）がセツトされる。制御メモリ１のマイ
クロ命令のうちＥユニツトを使用するマイクロ命
令は、EUOPを有している。CSアドレス・レジ
スタ１２には、EUOPレジスタ１１の内容がセツ
トされる。CSアドレス・レジスタ１２の内容は、
Ｅユニツトの制御メモリ１３のアドレスとなる。
Ｅユニツトの制御メモリ１３の中には、Ｅユニツ
トを制御するためのマイクロ命令が複数個格納さ
れている。データ制御部１４は、加算器やシフタ
などを有しており、各種の演算処理を行う。ま
た、バツフア・メモリ１６のアクセスをも行う。
データ制御部１４には、オペランド・ワード・レ
ジスタ（OWR）の内容や2Rレジスタ３の内容が
入力される。Ｅユニツトのバツフア・メモリ１６
には、新PSWの主メモリ上のアドレスが格納さ
れている。データ制御部１４からの出力およびバ
ツフア・メモリ１６からの読出データは、リザル
ト・レジスタ１５に入力される。リザルト・レジ
スタ１５の出力部は、PSWレジスタ４の入力部
ワーク・レジスタ５の入力部および実効アドレス
発生器６の入力部に接続されている。
れて来るＥユニツト・オペレーシヨン・コード
（EUOP）がセツトされる。制御メモリ１のマイ
クロ命令のうちＥユニツトを使用するマイクロ命
令は、EUOPを有している。CSアドレス・レジ
スタ１２には、EUOPレジスタ１１の内容がセツ
トされる。CSアドレス・レジスタ１２の内容は、
Ｅユニツトの制御メモリ１３のアドレスとなる。
Ｅユニツトの制御メモリ１３の中には、Ｅユニツ
トを制御するためのマイクロ命令が複数個格納さ
れている。データ制御部１４は、加算器やシフタ
などを有しており、各種の演算処理を行う。ま
た、バツフア・メモリ１６のアクセスをも行う。
データ制御部１４には、オペランド・ワード・レ
ジスタ（OWR）の内容や2Rレジスタ３の内容が
入力される。Ｅユニツトのバツフア・メモリ１６
には、新PSWの主メモリ上のアドレスが格納さ
れている。データ制御部１４からの出力およびバ
ツフア・メモリ１６からの読出データは、リザル
ト・レジスタ１５に入力される。リザルト・レジ
スタ１５の出力部は、PSWレジスタ４の入力部
ワーク・レジスタ５の入力部および実効アドレス
発生器６の入力部に接続されている。
第２図は第１図の実施例の動作の概要を示すも
のである。第２図において、MS１ないしMS３
は主メモリ上の領域を示している。領域MS１に
は、複数個の新PSWが格納されている。領域MS
２は、一般の命令実行プログラムに割当てられて
いる領域である。領域MS３は固定領域であり、
この中には新規命令の実行プログラムが格納され
ている。Ｅユニツトのバツフア・メモリ１６に
は、新PSWの入つている主メモリ上の番地情報
が複数個格納されている。次に、第１図の実施例
の動作の概要について説明する。割込みを起こす
のは、一般的にはプログラム上無効な命令を使つ
ている場合とか、命令のオペランド・データにデ
ータ例外がある場合などであるが、本発明に関し
て言えば、新規に追加した命令を実行させる場
合、その命令の動作をハード的に実行させるので
はなく、その新規命令に出会うとプログラム割込
みを起してＥユニツトに割込みを起した新規命令
のOPコードを2Rレジスタ３を経由して渡す。Ｅ
ユニツトは、命令OPコードをみて当該命令OPコ
ードによつて決められているＥユニツトのバツフ
ア・メモリ１６の番地の内容を読出し、リザル
ト・レジスタ１５に出力する。Ｅユニツトは、
2Rレジスタ３を経由して送られて来た命令OPコ
ードを見て、特定命令（新規命令）以外の命令で
あつたならば、“68”をリザルト・レジスタ１５
に出力する。主メモリ上の68番地には、通常のプ
ログラム例外を処理するための実行プログラム開
始アドレスが書込まれている。上記の68番地以外
の新PSWには、特定命令の実行プログラムの開
始アドレスが格納されている。
のである。第２図において、MS１ないしMS３
は主メモリ上の領域を示している。領域MS１に
は、複数個の新PSWが格納されている。領域MS
２は、一般の命令実行プログラムに割当てられて
いる領域である。領域MS３は固定領域であり、
この中には新規命令の実行プログラムが格納され
ている。Ｅユニツトのバツフア・メモリ１６に
は、新PSWの入つている主メモリ上の番地情報
が複数個格納されている。次に、第１図の実施例
の動作の概要について説明する。割込みを起こす
のは、一般的にはプログラム上無効な命令を使つ
ている場合とか、命令のオペランド・データにデ
ータ例外がある場合などであるが、本発明に関し
て言えば、新規に追加した命令を実行させる場
合、その命令の動作をハード的に実行させるので
はなく、その新規命令に出会うとプログラム割込
みを起してＥユニツトに割込みを起した新規命令
のOPコードを2Rレジスタ３を経由して渡す。Ｅ
ユニツトは、命令OPコードをみて当該命令OPコ
ードによつて決められているＥユニツトのバツフ
ア・メモリ１６の番地の内容を読出し、リザル
ト・レジスタ１５に出力する。Ｅユニツトは、
2Rレジスタ３を経由して送られて来た命令OPコ
ードを見て、特定命令（新規命令）以外の命令で
あつたならば、“68”をリザルト・レジスタ１５
に出力する。主メモリ上の68番地には、通常のプ
ログラム例外を処理するための実行プログラム開
始アドレスが書込まれている。上記の68番地以外
の新PSWには、特定命令の実行プログラムの開
始アドレスが格納されている。
第３図は第１図の実施例における新規命令のパ
イプライン処理を示すものである。第３図におい
て、Ｄはデコード・サイクル、Ｒはレジスタ読出
サイクル、B1はバツフア読出サイクル、B2はバ
ツフア＆レジスタ読出サイクル、E1とE2は実行
サイクル、CKは結果のチエツク・サイクル、Ｗ
は書込サイクルをそれぞれ示している。ＤとＲは
フエーズＡ，ＡとＢはフエーズＢ，B1とE1はフ
エーズＣ、E2はフエーズＤ、ＷはフエーズＦを
構成している。
イプライン処理を示すものである。第３図におい
て、Ｄはデコード・サイクル、Ｒはレジスタ読出
サイクル、B1はバツフア読出サイクル、B2はバ
ツフア＆レジスタ読出サイクル、E1とE2は実行
サイクル、CKは結果のチエツク・サイクル、Ｗ
は書込サイクルをそれぞれ示している。ＤとＲは
フエーズＡ，ＡとＢはフエーズＢ，B1とE1はフ
エーズＣ、E2はフエーズＤ、ＷはフエーズＦを
構成している。
新規命令がパイプラインに入力されると、Ｉユ
ニツトの制御メモリ１から新規命令に対応するマ
イクロ命令が読出され、フエーズＡタグ・レジス
タ２−Ａにセツトされ、フロー１が開始される。
フエーズＡタグ・レジスタ２−Ａの内容は割込み
コード発生回路８によつて調べられ、新規命令で
あるので、割込みレジスタ７−Ｂに所定の割込み
コードがセツトされる。フエーズＢタグ・レジス
タ２−Ｂの中のEUOPコードはEUOPレジスタ１
１に送られる。B2サイクルで新規命令のOPコー
ドが2Rレジスタ３にセツトされ、E2サイクルで
データ制御部１４に入力される。EUOPコードは
制御メモリ１３のアドレス入力部に供給され、対
応するマイクロ命令が制御メモリ１３から読出さ
れる。データ制御部１４は、制御メモリ１３から
のマイクロ命令に従い、新規命令のOPコードを
リザルト・レジスタ１５に出力する。リザルト・
レジスタ１５の内容は、ワーク・レジスタ５にセ
ツトされる。Ｉユニツトにおいては、割込みCS
アドレス発生回路１０は、割込みコードなどを参
照し割込みCSアドレスを発生する。割込みCSア
ドレスは、Ｉユニツトの制御メモリ１に入力さ
れ、この割込みCSアドレスに対応するマイクロ
命令が制御メモリ１から読出される。かくして、
フロー２が開始される。フロー２とフロー３にお
いては、現PSWを主記憶装置の所定の番地に退
避する処理が行われる。フロー４のB1サイクル
においては、Ｅユニツトのバツフア・メモリ１６
の読出しを行うためのEUOPがEUOPレジスタ１
１にセツトされる。また、フロー４のB2サイク
ルでは、ワーク・レジスタ５の内容が2Rレジス
タ３にセツトされる。フロー４のE1サイクルと
E2サイクルにおいては、新規命令のOPコードを
アドレスとするバツフア・メモリ１６の読出しが
行われ、CKサイクルでバツフア・メモリ１６か
らの読出データがリザルト・レジスタ１５にセツ
トされる。フロー５のＡサイクルでは、リザル
ト・レジスタ１５の内容が実効アドレス発生器６
を介してＳユニツト（記憶制御部）に送られる。
Ｓユニツトは、送られてきたデータをアドレスと
して主メモリの読出しを行う。主メモリからの読
出データは、フロー５のE1サイクルでオペラン
ド・ワード・レジスタにセツトされる。そしてデ
ータ制御部１４をスルーで通り、リザルト・レジ
スタ１５にセツトされる。リザルト・レジスタ１
５の内容は、フロー５のＷサイクルでPSWレジ
スタ４にセツトされる。
ニツトの制御メモリ１から新規命令に対応するマ
イクロ命令が読出され、フエーズＡタグ・レジス
タ２−Ａにセツトされ、フロー１が開始される。
フエーズＡタグ・レジスタ２−Ａの内容は割込み
コード発生回路８によつて調べられ、新規命令で
あるので、割込みレジスタ７−Ｂに所定の割込み
コードがセツトされる。フエーズＢタグ・レジス
タ２−Ｂの中のEUOPコードはEUOPレジスタ１
１に送られる。B2サイクルで新規命令のOPコー
ドが2Rレジスタ３にセツトされ、E2サイクルで
データ制御部１４に入力される。EUOPコードは
制御メモリ１３のアドレス入力部に供給され、対
応するマイクロ命令が制御メモリ１３から読出さ
れる。データ制御部１４は、制御メモリ１３から
のマイクロ命令に従い、新規命令のOPコードを
リザルト・レジスタ１５に出力する。リザルト・
レジスタ１５の内容は、ワーク・レジスタ５にセ
ツトされる。Ｉユニツトにおいては、割込みCS
アドレス発生回路１０は、割込みコードなどを参
照し割込みCSアドレスを発生する。割込みCSア
ドレスは、Ｉユニツトの制御メモリ１に入力さ
れ、この割込みCSアドレスに対応するマイクロ
命令が制御メモリ１から読出される。かくして、
フロー２が開始される。フロー２とフロー３にお
いては、現PSWを主記憶装置の所定の番地に退
避する処理が行われる。フロー４のB1サイクル
においては、Ｅユニツトのバツフア・メモリ１６
の読出しを行うためのEUOPがEUOPレジスタ１
１にセツトされる。また、フロー４のB2サイク
ルでは、ワーク・レジスタ５の内容が2Rレジス
タ３にセツトされる。フロー４のE1サイクルと
E2サイクルにおいては、新規命令のOPコードを
アドレスとするバツフア・メモリ１６の読出しが
行われ、CKサイクルでバツフア・メモリ１６か
らの読出データがリザルト・レジスタ１５にセツ
トされる。フロー５のＡサイクルでは、リザル
ト・レジスタ１５の内容が実効アドレス発生器６
を介してＳユニツト（記憶制御部）に送られる。
Ｓユニツトは、送られてきたデータをアドレスと
して主メモリの読出しを行う。主メモリからの読
出データは、フロー５のE1サイクルでオペラン
ド・ワード・レジスタにセツトされる。そしてデ
ータ制御部１４をスルーで通り、リザルト・レジ
スタ１５にセツトされる。リザルト・レジスタ１
５の内容は、フロー５のＷサイクルでPSWレジ
スタ４にセツトされる。
〔発明の効果〕
以上の説明から明らかなように、本発明によれ
ば、ハードウエアの変更なしに、新規命令の追加
に対処することが出来る。
ば、ハードウエアの変更なしに、新規命令の追加
に対処することが出来る。
第１図は本発明の１実施例のブロツク図、第２
図は第１図の実施例の動作の概要を説明する図、
第３図は第１図の実施例における新規命令のパイ
プライン処理を説明する図である。 １……Ｉユニツトの制御メモリ、２−Ａ……フ
エーズＡタグ・レジスタ、２−Ｂ……フエーズＢ
タグ・レジスタ、２−Ｃ……フエーズＣタグ・レ
ジスタ、２−Ｄ……フエーズＤタグ・レジスタ、
２−Ｅ……フエーズＥタグ・レジスタ、３……
2Rレジスタ、４……PSWレジスタ、５……ワー
ク・レジスタ、６……実効アドレス発生器、７−
Ａないし７−Ｅ……割込コード・レジスタ、８…
…割込みコード発生回路、９……割込み発生回
路、１０……割込みCSアドレス発生回路、１１
……EUOPレジスタ、１２……CSアドレス・レ
ジスタ、１３……Ｅユニツトの制御メモリ、１４
……データ制御部、１５……リザルト・レジス
タ、１６……バツフア・レジスタ。
図は第１図の実施例の動作の概要を説明する図、
第３図は第１図の実施例における新規命令のパイ
プライン処理を説明する図である。 １……Ｉユニツトの制御メモリ、２−Ａ……フ
エーズＡタグ・レジスタ、２−Ｂ……フエーズＢ
タグ・レジスタ、２−Ｃ……フエーズＣタグ・レ
ジスタ、２−Ｄ……フエーズＤタグ・レジスタ、
２−Ｅ……フエーズＥタグ・レジスタ、３……
2Rレジスタ、４……PSWレジスタ、５……ワー
ク・レジスタ、６……実効アドレス発生器、７−
Ａないし７−Ｅ……割込コード・レジスタ、８…
…割込みコード発生回路、９……割込み発生回
路、１０……割込みCSアドレス発生回路、１１
……EUOPレジスタ、１２……CSアドレス・レ
ジスタ、１３……Ｅユニツトの制御メモリ、１４
……データ制御部、１５……リザルト・レジス
タ、１６……バツフア・レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 命令制御部、演算制御部及び記憶制御部を有
する中央処理装置を持つパイプライン方式のデー
タ処理装置において、 演算制御部は、新プログラム状態語が入つてい
るメモリの番地情報の複数個を記憶するバツフ
ア・メモリを有すると共に、命令制御部から所定
の操作指示が与えられた時に、命令制御部から与
えられたデータに対応するバツフア・メモリ内の
新プログラム状態語の番地情報を読み出すように
構成され、 命令制御部は、特定命令が入力された時に、当
該特定命令のオペレーシヨン・コードを所定のレ
ジスタにセツトする制御を行い、その後に割込み
のための制御を開始し、 新プログラム状態語をプログラム状態語レジス
タにセツトする制御を行う際に、上記所定の操作
指示を演算制御部に与えると共に上記所定のレジ
スタにセツトされている特定命令のオペレーシヨ
ン・コードを演算制御部に送り、 演算制御部から出力された新プログラム状態語
の番地情報に基づいてメモリをアクセスするため
の制御を行い、メモリから送られて来た新プログ
ラム状態語をプログラム状態語レジスタにセツト
する制御を行うよう構成されている ことを特徴とする命令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17210382A JPS5971550A (ja) | 1982-09-30 | 1982-09-30 | 命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17210382A JPS5971550A (ja) | 1982-09-30 | 1982-09-30 | 命令処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5971550A JPS5971550A (ja) | 1984-04-23 |
| JPH0221613B2 true JPH0221613B2 (ja) | 1990-05-15 |
Family
ID=15935597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17210382A Granted JPS5971550A (ja) | 1982-09-30 | 1982-09-30 | 命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5971550A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2637770B2 (ja) * | 1988-05-25 | 1997-08-06 | 日本電気株式会社 | マイクロコンピュータ |
| JP2715967B2 (ja) * | 1995-03-15 | 1998-02-18 | 日本電気株式会社 | マイクロコンピュータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621237A (en) * | 1979-07-30 | 1981-02-27 | Fujitsu Ltd | Information processor |
| JPS599937B2 (ja) * | 1980-02-20 | 1984-03-06 | 富士通株式会社 | 情報処理装置 |
-
1982
- 1982-09-30 JP JP17210382A patent/JPS5971550A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5971550A (ja) | 1984-04-23 |
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