JPH0221615B2 - - Google Patents
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- Publication number
- JPH0221615B2 JPH0221615B2 JP20585183A JP20585183A JPH0221615B2 JP H0221615 B2 JPH0221615 B2 JP H0221615B2 JP 20585183 A JP20585183 A JP 20585183A JP 20585183 A JP20585183 A JP 20585183A JP H0221615 B2 JPH0221615 B2 JP H0221615B2
- Authority
- JP
- Japan
- Prior art keywords
- banks
- bank
- data
- exclusive
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
〔発明の従来分野〕
本発明はメモリバンクに対するアクセス効率の
向上を図つたメモリバンク選択装置に関する。 〔発明の技術的背景とその問題点〕 大容量メモリを有する計算機システムにあつて
は、そのメモリ装置を複数のバンクに分け、デー
タの並列アクセスを可能ならしめて、その見掛上
のアクセス速度の高速化が図られている。そして
通常、上記複数のバンクのうちのどれを選択する
かは、メモリアドレス情報の下位ビツトデータが
利用されている。 例えばメモリ装置が第１図に示すように2m台
（ｍ＝２、４台）のバンク１，２，３，４で構成
されている場合、データ処理装置５は第２図に示
すアドレス情報のうちの下位２ビツトを利用し、
（０，０）なるときにはバンク１を、（０，１）な
るときにはバンク２を、（１，０）なるときには
バンク３を、そして（１，１）なるときにはバン
ク４をそれぞれ選択するようにしている。このよ
うにして、例えばメモリ装置のアドレスを順次ア
クセスする場合等、バンク１をアクセスし、その
アクセス処理の途中にバンク２のアクセスを可能
ならしめて、そのアクセス速度の見掛上の高速化
を図つている。このアクセス制御方式は通常イン
ターリーブ方式と称され、アクセスアドレスが１
つ増加する毎に隣りのバンクが繰返し的にアクセ
スでき、等価的に同時に複数のバンクをアクセス
できると云う特徴がある。 ところが、データ処理装置５が扱うデータはメ
モリ装置の各アドレスに順に格納されるとは限ら
ず、例えば第３図に示す如き行列データを扱う場
合、（０）、（８）、（16）……のようにアクセス順
序を定めたいことがある。然し乍ら、上述した下
位２ビツトによるバンク選択では、この例では常
に連続して１つのバンクが選択されることにな
り、結果、先のアクセスが終了する迄、次のアク
セスを持たなければならなくなる。このような例
は、行列の積演算等でよく出現し、結局複数のバ
ンクを有効に利用してアクセスの高速化を図るこ
とができないと云う問題があつた。そして、これ
が為に計算処理の高速化を図ることもできないと
云う不具合があつた。 〔発明の目的〕 本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、メモリアクセス
のアドレスパターンに拘らずにメモリバンクをラ
ンダムに選択してそのアクセス速度の高速化を図
り得るバンク選択の自由度の高いメモリバンク選
択装置を提供することにある。 〔発明の概要〕 本発明は、2m台（ｍは整数）のバンクからなる
メモリ装置に対するｎビツト（ｎは整数）のアド
レス情報を用いて、前記2m台のバンクの内の１つ
を選択するためのメモリバンク選択装置におい
て、 前記アドレス情報のうち第（ｉ＋ｋ・ｍ）番目
のビツト位置（ｉは０，１，……，ｍ−１の整
数；ｋは０，１，……，ｎ／ｍ−１の整数）のデ
ータ同志の排他的論理和を求めて第ｉ番目の出力
データとする排他的論理和回路をｍ組設けてなる
排他的論理和回路群と、 この排他的論理和回路群から得られたｍ組の出
力データから前記2m台のバンクのうちの１つを選
択的に指定するためのデコーダとを具備したこと
を特徴とするものである。 〔発明の効果〕 かくして本発明によれば、2m台のメモリバンク
をアドレス情報の下位ｍビツトだけでなく、その
上位ビツトのデータをも考慮して、具体的にはｍ
ビツト異にするビツト位置のデータとの排他的論
理和をとることによつて求められたｍビツトのデ
ータに従つて選択するので、メモリアクセスのア
ドレスパターンに殆んど影響されることなしにメ
モリバンクを略々ランダムに選択することが可能
となる。つまり全てのバンクにアクセスを分散さ
せることができ、この結果メモリアクセスの高速
化を図ることが可能となる等の効果が奏せられ
る。またその制御形態も簡易であり、実用的利点
が高い。 〔発明の実施例〕 以下、図面を参照して本発明の一実施例につき
説明する。 本発明はメモリ装置が2m台のバンクによつて構
成されるとき、上記メモリ装置に対するｋ・ｍビ
ツト（ｋ，ｍ：整数）のアドレス情報の相互にｍ
ビツト異なるビツト位置のデータをそれぞれ排他
的論理和処理し、それらの各論理和結果からなる
ｍビツトのデータを以つて前記2m台のバンクに対
する選択情報とするようにしたものである。即
ち、第４図に示されるアドレスデータの第０桁
（2゜ビツト位置）に対して、そのｍビツト異なる
ビツト位置、第ｍ桁、第2m桁……のデータを相
互に排他的論理和処理し、同様に第１桁、第ｍ＋
１桁、第2m＋１桁……のデータを排他的論理和
処理し、更に第ｍ−１桁、第2m−１桁、第3m−
１桁のデータを排他的論理和処理し、これらのｍ
組の排他的論理和処理結果からｍビツトのデータ
を得るようにしたものである。このようにして得
られたｍビツトのデータは、排他的論理和の性質
からして前記アドレスデータの下位ｍビツトおよ
びその上位ビツトデータに対応して得られること
になり、任意の１ビツトが変化してもこの排他論
理和の出力ｍビツトは変化し、その結果選択され
るバンクが変わるので１つのバンクが偏つて選ば
られることがない。 第５図はｍが２、つまり2m＝４台のバンクにて
メモリ装置を構成した場合における本実施例装置
の概略構成を示すものである。この場合、レジス
タ６に格納されたアドレスデータのｍ＝２ビツト
異にするビツトデータをそれぞれ排他的論理和処
理する排他的論理和回路（EX−OR回路）７を
階層的に設け、これらのEX−OR回路７群の２
つの出力データをデコーダ８に入力し、メモリバ
ンク１，２，３，４を択一的に選択する選択信号
を得るように装置が構成される。 デコーダ８はEX−OR回路から得られた２ビ
ツトのデータを解読することにより容易に４種の
選択信号のうち一つを得ることができる。 このように構成すれば、連続したｍビツトのデ
ータのうち、少なくとも１ビツトのデータが変化
することにより、ｍビツトの出力データ（排他的
論理和結果）のうちの少なくとも１ビツトの値が
変化し、結局同じバンクが連続して選択されるこ
とがなくなる。そして、このようなデータに従つ
て選択されたバンク１，２，３，４に対し、前記
レジスタ６に格納されたアドレス情報の下位ｍビ
ツトを除く上位ビツトのデータをアドレスとして
そのバンクをアクセスすれば異なるアドレス情報
で同じバンクの同じアドレスにアクセスすること
なく従来と同様なメモリアクセスを行うことが可
能となる。 ちなみに複数のアドレス情報の下位ｍビツトを
除く上位ビツトが異なる場合、上記複数のアドレ
ス情報で同じバンクを連続的にアクセスしたとし
ても、そのバンクに対するアドレスが異なるので
あるから同じアドレスを重複してアクセスするこ
とはない。また、下位ｍビツトを除く上位ビツト
が同じ場合には上位ビツトが同じであつても、下
位ｍビツトが必ず異なつているから、必ずバンク
に対するアドレスが各バンクに対してそれぞれ同
じであつても異なるバンクが選択されるので同じ
バンクをアクセスすることはない。従つて、異な
るアドレス情報で同じバンクの同じアドレスをア
クセスすることはない。 以上の議論では、下位のｍビツトを除いたもの
をバンクのアドレスとしているが、ｍビツトが連
続しておれば、排他論理和の性質から必ずしも下
位ｍビツトである必要はなく、任意の位置の連続
したｍビツトを除くデータをバンクのアドレスと
しても異なるアドレス情報で同じバンクの同じア
ドレスをアクセスしないことも明らかであろう。 次表はこのような制御によりアドレスビツトパ
ターンが連続的に変化した場合の、選択バンクを
示すものである。
向上を図つたメモリバンク選択装置に関する。 〔発明の技術的背景とその問題点〕 大容量メモリを有する計算機システムにあつて
は、そのメモリ装置を複数のバンクに分け、デー
タの並列アクセスを可能ならしめて、その見掛上
のアクセス速度の高速化が図られている。そして
通常、上記複数のバンクのうちのどれを選択する
かは、メモリアドレス情報の下位ビツトデータが
利用されている。 例えばメモリ装置が第１図に示すように2m台
（ｍ＝２、４台）のバンク１，２，３，４で構成
されている場合、データ処理装置５は第２図に示
すアドレス情報のうちの下位２ビツトを利用し、
（０，０）なるときにはバンク１を、（０，１）な
るときにはバンク２を、（１，０）なるときには
バンク３を、そして（１，１）なるときにはバン
ク４をそれぞれ選択するようにしている。このよ
うにして、例えばメモリ装置のアドレスを順次ア
クセスする場合等、バンク１をアクセスし、その
アクセス処理の途中にバンク２のアクセスを可能
ならしめて、そのアクセス速度の見掛上の高速化
を図つている。このアクセス制御方式は通常イン
ターリーブ方式と称され、アクセスアドレスが１
つ増加する毎に隣りのバンクが繰返し的にアクセ
スでき、等価的に同時に複数のバンクをアクセス
できると云う特徴がある。 ところが、データ処理装置５が扱うデータはメ
モリ装置の各アドレスに順に格納されるとは限ら
ず、例えば第３図に示す如き行列データを扱う場
合、（０）、（８）、（16）……のようにアクセス順
序を定めたいことがある。然し乍ら、上述した下
位２ビツトによるバンク選択では、この例では常
に連続して１つのバンクが選択されることにな
り、結果、先のアクセスが終了する迄、次のアク
セスを持たなければならなくなる。このような例
は、行列の積演算等でよく出現し、結局複数のバ
ンクを有効に利用してアクセスの高速化を図るこ
とができないと云う問題があつた。そして、これ
が為に計算処理の高速化を図ることもできないと
云う不具合があつた。 〔発明の目的〕 本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、メモリアクセス
のアドレスパターンに拘らずにメモリバンクをラ
ンダムに選択してそのアクセス速度の高速化を図
り得るバンク選択の自由度の高いメモリバンク選
択装置を提供することにある。 〔発明の概要〕 本発明は、2m台（ｍは整数）のバンクからなる
メモリ装置に対するｎビツト（ｎは整数）のアド
レス情報を用いて、前記2m台のバンクの内の１つ
を選択するためのメモリバンク選択装置におい
て、 前記アドレス情報のうち第（ｉ＋ｋ・ｍ）番目
のビツト位置（ｉは０，１，……，ｍ−１の整
数；ｋは０，１，……，ｎ／ｍ−１の整数）のデ
ータ同志の排他的論理和を求めて第ｉ番目の出力
データとする排他的論理和回路をｍ組設けてなる
排他的論理和回路群と、 この排他的論理和回路群から得られたｍ組の出
力データから前記2m台のバンクのうちの１つを選
択的に指定するためのデコーダとを具備したこと
を特徴とするものである。 〔発明の効果〕 かくして本発明によれば、2m台のメモリバンク
をアドレス情報の下位ｍビツトだけでなく、その
上位ビツトのデータをも考慮して、具体的にはｍ
ビツト異にするビツト位置のデータとの排他的論
理和をとることによつて求められたｍビツトのデ
ータに従つて選択するので、メモリアクセスのア
ドレスパターンに殆んど影響されることなしにメ
モリバンクを略々ランダムに選択することが可能
となる。つまり全てのバンクにアクセスを分散さ
せることができ、この結果メモリアクセスの高速
化を図ることが可能となる等の効果が奏せられ
る。またその制御形態も簡易であり、実用的利点
が高い。 〔発明の実施例〕 以下、図面を参照して本発明の一実施例につき
説明する。 本発明はメモリ装置が2m台のバンクによつて構
成されるとき、上記メモリ装置に対するｋ・ｍビ
ツト（ｋ，ｍ：整数）のアドレス情報の相互にｍ
ビツト異なるビツト位置のデータをそれぞれ排他
的論理和処理し、それらの各論理和結果からなる
ｍビツトのデータを以つて前記2m台のバンクに対
する選択情報とするようにしたものである。即
ち、第４図に示されるアドレスデータの第０桁
（2゜ビツト位置）に対して、そのｍビツト異なる
ビツト位置、第ｍ桁、第2m桁……のデータを相
互に排他的論理和処理し、同様に第１桁、第ｍ＋
１桁、第2m＋１桁……のデータを排他的論理和
処理し、更に第ｍ−１桁、第2m−１桁、第3m−
１桁のデータを排他的論理和処理し、これらのｍ
組の排他的論理和処理結果からｍビツトのデータ
を得るようにしたものである。このようにして得
られたｍビツトのデータは、排他的論理和の性質
からして前記アドレスデータの下位ｍビツトおよ
びその上位ビツトデータに対応して得られること
になり、任意の１ビツトが変化してもこの排他論
理和の出力ｍビツトは変化し、その結果選択され
るバンクが変わるので１つのバンクが偏つて選ば
られることがない。 第５図はｍが２、つまり2m＝４台のバンクにて
メモリ装置を構成した場合における本実施例装置
の概略構成を示すものである。この場合、レジス
タ６に格納されたアドレスデータのｍ＝２ビツト
異にするビツトデータをそれぞれ排他的論理和処
理する排他的論理和回路（EX−OR回路）７を
階層的に設け、これらのEX−OR回路７群の２
つの出力データをデコーダ８に入力し、メモリバ
ンク１，２，３，４を択一的に選択する選択信号
を得るように装置が構成される。 デコーダ８はEX−OR回路から得られた２ビ
ツトのデータを解読することにより容易に４種の
選択信号のうち一つを得ることができる。 このように構成すれば、連続したｍビツトのデ
ータのうち、少なくとも１ビツトのデータが変化
することにより、ｍビツトの出力データ（排他的
論理和結果）のうちの少なくとも１ビツトの値が
変化し、結局同じバンクが連続して選択されるこ
とがなくなる。そして、このようなデータに従つ
て選択されたバンク１，２，３，４に対し、前記
レジスタ６に格納されたアドレス情報の下位ｍビ
ツトを除く上位ビツトのデータをアドレスとして
そのバンクをアクセスすれば異なるアドレス情報
で同じバンクの同じアドレスにアクセスすること
なく従来と同様なメモリアクセスを行うことが可
能となる。 ちなみに複数のアドレス情報の下位ｍビツトを
除く上位ビツトが異なる場合、上記複数のアドレ
ス情報で同じバンクを連続的にアクセスしたとし
ても、そのバンクに対するアドレスが異なるので
あるから同じアドレスを重複してアクセスするこ
とはない。また、下位ｍビツトを除く上位ビツト
が同じ場合には上位ビツトが同じであつても、下
位ｍビツトが必ず異なつているから、必ずバンク
に対するアドレスが各バンクに対してそれぞれ同
じであつても異なるバンクが選択されるので同じ
バンクをアクセスすることはない。従つて、異な
るアドレス情報で同じバンクの同じアドレスをア
クセスすることはない。 以上の議論では、下位のｍビツトを除いたもの
をバンクのアドレスとしているが、ｍビツトが連
続しておれば、排他論理和の性質から必ずしも下
位ｍビツトである必要はなく、任意の位置の連続
したｍビツトを除くデータをバンクのアドレスと
しても異なるアドレス情報で同じバンクの同じア
ドレスをアクセスしないことも明らかであろう。 次表はこのような制御によりアドレスビツトパ
ターンが連続的に変化した場合の、選択バンクを
示すものである。
【表】
【表】
Claims (1)
- 【特許請求の範囲】 １ 2m台（ｍは整数）のバンクからなるメモリ装
置に対するｎビツト（ｎは整数）のアドレス情報
を用いて、前記2m台のバンクの内の１つを選択す
るためのメモリバンク選択装置において、 前記アドレス情報のうち第（ｉ＋ｋ・ｍ）番目
のビツト位置（ｉは０，１，……，ｍ−１の整
数；ｋは０，１，……，ｎ／ｍ−１の整数）のデ
ータ同志の排他的論理和を求めて第ｉ番目の出力
データとする排他的論理和回路をｍ組設けてなる
排他的論理和回路群と、 この排他的論理和回路群から得られたｍ組の出
力データから前記2m台のバンクのうちの１つを選
択的に指定するためのデコーダとを具備したこと
を特徴とするメモリバンク選択装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20585183A JPS60100243A (ja) | 1983-11-04 | 1983-11-04 | メモリバンク選択装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20585183A JPS60100243A (ja) | 1983-11-04 | 1983-11-04 | メモリバンク選択装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60100243A JPS60100243A (ja) | 1985-06-04 |
| JPH0221615B2 true JPH0221615B2 (ja) | 1990-05-15 |
Family
ID=16513756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20585183A Granted JPS60100243A (ja) | 1983-11-04 | 1983-11-04 | メモリバンク選択装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60100243A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6226200B2 (ja) * | 2014-10-23 | 2017-11-08 | 京セラドキュメントソリューションズ株式会社 | メモリーコントローラー |
-
1983
- 1983-11-04 JP JP20585183A patent/JPS60100243A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60100243A (ja) | 1985-06-04 |
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