JPH0221624A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0221624A JPH0221624A JP17062288A JP17062288A JPH0221624A JP H0221624 A JPH0221624 A JP H0221624A JP 17062288 A JP17062288 A JP 17062288A JP 17062288 A JP17062288 A JP 17062288A JP H0221624 A JPH0221624 A JP H0221624A
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- insulating film
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
最近、半導体装置はますます高集積化、微細化が進み拡
散領域の深さもそれにつれて浅くなってきており、その
為コンタクトホールに設けた金属配線から拡散領域への
アロイスパイクが生じる。
散領域の深さもそれにつれて浅くなってきており、その
為コンタクトホールに設けた金属配線から拡散領域への
アロイスパイクが生じる。
その解決策としてはイオン注入法を用いてコンタクトホ
ールの拡散領域に別途不純物を導入して前記拡散領域よ
りも深い拡散領域を形成する方法が通常用いられる。
ールの拡散領域に別途不純物を導入して前記拡散領域よ
りも深い拡散領域を形成する方法が通常用いられる。
第２図（ａ）〜（ｃ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図及
びＡ部拡大図である。
説明するための工程順に示した半導体チップの断面図及
びＡ部拡大図である。
第２図（ａ）に示すように、Ｐ型半導体基板１の上にＮ
ウェル２及びフィールド酸化膜３を順次選択的に形成し
て素子形成領域を区画し、前記素子形成領域の表面に約
２０ｎｍのゲート絶縁膜４を形成する。次に、ゲート絶
縁膜４の上に例えばリンをドープした多結晶シリコン膜
よりなるゲート電極５を選択的に形成する。次に、ゲー
ト電極５及びフィールド酸化膜４をマスクとして、不純
物をイオン注入し、選択的にＮチャネルトランジスタ用
の深さ約０．３μｍのＮ型拡散領域６及びＰチャネルト
ランジスタ用の深さ約０．３μｍのＰ型拡散領域７をそ
れぞれ形成する。次に、ゲート電極５を含む表面に層間
絶縁膜８を堆積し、層間絶縁膜８を選択的にエツチング
して除去し、Ｎ型拡散領域６及びＰ型拡散領域７との接
続を得るためのコンタクトホールを形成する。
ウェル２及びフィールド酸化膜３を順次選択的に形成し
て素子形成領域を区画し、前記素子形成領域の表面に約
２０ｎｍのゲート絶縁膜４を形成する。次に、ゲート絶
縁膜４の上に例えばリンをドープした多結晶シリコン膜
よりなるゲート電極５を選択的に形成する。次に、ゲー
ト電極５及びフィールド酸化膜４をマスクとして、不純
物をイオン注入し、選択的にＮチャネルトランジスタ用
の深さ約０．３μｍのＮ型拡散領域６及びＰチャネルト
ランジスタ用の深さ約０．３μｍのＰ型拡散領域７をそ
れぞれ形成する。次に、ゲート電極５を含む表面に層間
絶縁膜８を堆積し、層間絶縁膜８を選択的にエツチング
して除去し、Ｎ型拡散領域６及びＰ型拡散領域７との接
続を得るためのコンタクトホールを形成する。
次に、第２図（ｂ）に示すように、Ｐチャネルトランジ
スタを覆うホトレジスト膜１１を選択的に形成した後、
全面に例えばリンイオン１２をイオン注入して、Ｎ型拡
散領域６よりも深い例えば約０．５μｍの深さのＮ＋型
拡散領域１３を形成する。
スタを覆うホトレジスト膜１１を選択的に形成した後、
全面に例えばリンイオン１２をイオン注入して、Ｎ型拡
散領域６よりも深い例えば約０．５μｍの深さのＮ＋型
拡散領域１３を形成する。
このとき、ゲート電極に電荷が蓄積されて第２図（ｃ）
に示すように蓄積電荷が薄いゲート絶縁膜４の耐圧を越
えてゲート絶縁膜４を破壊し、短絡部１４を生ずること
がある。
に示すように蓄積電荷が薄いゲート絶縁膜４の耐圧を越
えてゲート絶縁膜４を破壊し、短絡部１４を生ずること
がある。
以後、ホトレジスト膜１１を除去し、前述したＮチャネ
ル側と同様にＰチャネル拡散領域のコンタクトホールの
拡散領域にＰ型不純物をイオン注入して深い拡散領域を
設け、その後、金属配線層を形成する。（Ｎチャネル側
と同じ工程のため図面は省略した）。
ル側と同様にＰチャネル拡散領域のコンタクトホールの
拡散領域にＰ型不純物をイオン注入して深い拡散領域を
設け、その後、金属配線層を形成する。（Ｎチャネル側
と同じ工程のため図面は省略した）。
上述した従来の半導体装置の製造方法は、深い拡散領域
を形成する為のイオン注入は開孔されているゲート電極
に対しても行われ、その結果、ゲート電極には電荷が蓄
積され帯電する。近年、ゲート絶縁膜はますます薄くな
って耐圧も低下しているため、ゲート絶縁膜の破壊が発
生しやすいという問題点がある。
を形成する為のイオン注入は開孔されているゲート電極
に対しても行われ、その結果、ゲート電極には電荷が蓄
積され帯電する。近年、ゲート絶縁膜はますます薄くな
って耐圧も低下しているため、ゲート絶縁膜の破壊が発
生しやすいという問題点がある。
本発明の目的は、コンタクトホールの拡散領域にイオン
注入する工程における電荷の、帯電をなくしてゲート絶
縁膜の破壊を抑制し、歩留りのよい品質の高い半導体装
置の製造方法を提供することにある。
注入する工程における電荷の、帯電をなくしてゲート絶
縁膜の破壊を抑制し、歩留りのよい品質の高い半導体装
置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、−導電型半導体基板
上に選択的に逆導電型のウェルを形成する工程と、前記
ウェルを含む表面に素子分離用のフィールド絶縁膜を選
択的に設けて前記ウェル及び前記ウェル以外の領域のそ
れぞれに素子形成領域を設ける工程と、前記素子形成領
域の上にケート絶縁膜を設け、該ゲート絶縁膜の上にゲ
ート電極を選択的に設ける工程と、前記ゲート絶縁膜及
び前記フィールド絶縁膜をマスクとして前記素子形成領
域のそれぞれに前記素子形成領域の導電型と反対導電型
の第１の拡散領域を設ける工程と、前記ゲート電極を含
む表面に層間絶縁膜を設け、これを選択的に開孔して前
記ゲート電極及び前記第１の拡散領域のそれぞれにコン
タクトホールを設ける工程と、前記コンタクトホールの
前記ゲート電極及び前記第１の拡散領域の表面に熱酸化
膜を設ける工程と、前記コンタクトホールを含む表面に
シリコン膜を形成する工程と、前記層間絶縁膜をマスク
として前記コンタクトホールの前記シリコン膜および前
記熱酸化膜を通して前記第１め拡散領域のそれぞれと同
一導電型の不純物を選択的にイオン注入し、前記第１の
拡散領域に接続し且つ前記第１の拡散領域より深い第２
の拡散領域を設ける工程とを含んで構成される。
上に選択的に逆導電型のウェルを形成する工程と、前記
ウェルを含む表面に素子分離用のフィールド絶縁膜を選
択的に設けて前記ウェル及び前記ウェル以外の領域のそ
れぞれに素子形成領域を設ける工程と、前記素子形成領
域の上にケート絶縁膜を設け、該ゲート絶縁膜の上にゲ
ート電極を選択的に設ける工程と、前記ゲート絶縁膜及
び前記フィールド絶縁膜をマスクとして前記素子形成領
域のそれぞれに前記素子形成領域の導電型と反対導電型
の第１の拡散領域を設ける工程と、前記ゲート電極を含
む表面に層間絶縁膜を設け、これを選択的に開孔して前
記ゲート電極及び前記第１の拡散領域のそれぞれにコン
タクトホールを設ける工程と、前記コンタクトホールの
前記ゲート電極及び前記第１の拡散領域の表面に熱酸化
膜を設ける工程と、前記コンタクトホールを含む表面に
シリコン膜を形成する工程と、前記層間絶縁膜をマスク
として前記コンタクトホールの前記シリコン膜および前
記熱酸化膜を通して前記第１め拡散領域のそれぞれと同
一導電型の不純物を選択的にイオン注入し、前記第１の
拡散領域に接続し且つ前記第１の拡散領域より深い第２
の拡散領域を設ける工程とを含んで構成される。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
第１図（ａ）に示すように、従来例と同様の工程で層間
絶縁膜８にコンタクトホールを形成した後、熱酸化する
ことにより、例えば、約ｌＱｎｍの厚さの熱酸化膜９を
コンタクトホールのゲート電極５とＮ型及びＰ型拡散領
域６，７の表面に形成する。次に、全面に例えはスパッ
タ法により約３ （’） ｎ ｍのシリコン膜１０を堆
積する。
絶縁膜８にコンタクトホールを形成した後、熱酸化する
ことにより、例えば、約ｌＱｎｍの厚さの熱酸化膜９を
コンタクトホールのゲート電極５とＮ型及びＰ型拡散領
域６，７の表面に形成する。次に、全面に例えはスパッ
タ法により約３ （’） ｎ ｍのシリコン膜１０を堆
積する。
次に、第１図（ｂ）に示すように、Ｐチャネル側を覆う
ホトレジスト膜１１を選択的に形成した後、ボｌ−レジ
スト膜１１及び層間絶縁膜８をマスクとして全面にリン
イオン１２をイオン注入することにより、Ｎ型拡散領域
６よりも深い拡散層深さのＮ＋型拡散領域１３を形成す
る。
ホトレジスト膜１１を選択的に形成した後、ボｌ−レジ
スト膜１１及び層間絶縁膜８をマスクとして全面にリン
イオン１２をイオン注入することにより、Ｎ型拡散領域
６よりも深い拡散層深さのＮ＋型拡散領域１３を形成す
る。
以下、ホトレジスト膜１１を除去し、今度は前記コンタ
クトホールのＰチャネル拡散領域の拡散Ｊｍ深さと深く
するＰ型不純物のイオン注入をｊ１択的に行う。さらに
、シリコン膜１０．熱酸化膜９を順次除去しその後選択
的に金属配線層を形成するく説明を簡略化するため図示
せず）。
クトホールのＰチャネル拡散領域の拡散Ｊｍ深さと深く
するＰ型不純物のイオン注入をｊ１択的に行う。さらに
、シリコン膜１０．熱酸化膜９を順次除去しその後選択
的に金属配線層を形成するく説明を簡略化するため図示
せず）。
ここで、ゲート電極５の上に開孔されたコンタクトホー
ルを通してイオン注入されるが、この時の電荷は蓄積さ
れることなく、シリコン膜１０を通して半導体ウェーハ
の周辺部分のシリコン基板に逃がすことができるため、
従来例のようにゲート絶縁膜破壊が発生ずることはない
。
ルを通してイオン注入されるが、この時の電荷は蓄積さ
れることなく、シリコン膜１０を通して半導体ウェーハ
の周辺部分のシリコン基板に逃がすことができるため、
従来例のようにゲート絶縁膜破壊が発生ずることはない
。
以上説明したように本発明は、コンタクトポールのゲー
ト電極の表面に熱酸化膜を介してシリコン膜を形成する
ことにより、ゲート電極上のコンタクトホールにイオン
注入した場合電荷はシリコン膜を通して逃げるので電荷
は帯電しない。その結果、絶縁膜破壊を防止でき、歩留
りのよい品質の高い半導体装置ができる効果がある。
ト電極の表面に熱酸化膜を介してシリコン膜を形成する
ことにより、ゲート電極上のコンタクトホールにイオン
注入した場合電荷はシリコン膜を通して逃げるので電荷
は帯電しない。その結果、絶縁膜破壊を防止でき、歩留
りのよい品質の高い半導体装置ができる効果がある。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（Ｃ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図及びＡ部拡大
図である。 ］・・・Ｐ型半導体基板、２・・・Ｎウェル、３・・フ
ィールド酸化膜、４・・・ゲート絶縁膜、５・・・ゲー
ト電極、６・・・Ｎ型拡散領域、７・・・Ｐ型拡散領域
、８・層間絶縁膜、９・・・熱酸化膜、ｌＯ・・・シリ
コン膜、１１・・・ホトレジスト膜、１２・・・リンイ
オン、１３・・・Ｎ＋型拡散領域、１４・・・短絡部。 男 ７１ 図
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（Ｃ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図及びＡ部拡大
図である。 ］・・・Ｐ型半導体基板、２・・・Ｎウェル、３・・フ
ィールド酸化膜、４・・・ゲート絶縁膜、５・・・ゲー
ト電極、６・・・Ｎ型拡散領域、７・・・Ｐ型拡散領域
、８・層間絶縁膜、９・・・熱酸化膜、ｌＯ・・・シリ
コン膜、１１・・・ホトレジスト膜、１２・・・リンイ
オン、１３・・・Ｎ＋型拡散領域、１４・・・短絡部。 男 ７１ 図
Claims (1)
- 一導電型半導体基板上に選択的に逆導電型のウェルを形
成する工程と、前記ウェルを含む表面に素子、分離用の
フィールド絶縁膜を選択的に設けて前記ウェル及び前記
ウェル以外の領域のそれぞれに素子形成領域を設ける工
程と、前記素子形成領域の上にゲート絶縁膜を設け、該
ゲート絶縁膜の上にゲート電極を選択的に設ける工程と
、前記ゲート絶縁膜及び前記フィールド絶縁膜をマスク
として前記素子形成領域のそれぞれに前記素子形成領域
の導電型と反対導電型の第１の拡散領域を設ける工程と
、前記ゲート電極を含む表面に層間絶縁膜を設け、これ
を選択的に開孔して前記ゲート電極及び前記第１の拡散
領域のそれぞれにコンタクトホールを設ける工程と、前
記コンタクトホールの前記ゲート電極及び前記第１の拡
散領域の表面に熱酸化膜を設ける工程と、前記コンタク
トホールを含む表面にシリコン膜を形成する工程と、前
記層間絶縁膜をマスクとして前記コンタクトホールの前
記シリコン膜および前記熱酸化膜を通して前記第１の拡
散領域のそれぞれと同一導電型の不純物を選択的にイオ
ン注入し、前記第１の拡散領域に接続し且つ前記第１の
拡散領域より深い第２の拡散領域を設ける工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17062288A JPH0221624A (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17062288A JPH0221624A (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0221624A true JPH0221624A (ja) | 1990-01-24 |
Family
ID=15908288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17062288A Pending JPH0221624A (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221624A (ja) |
-
1988
- 1988-07-08 JP JP17062288A patent/JPH0221624A/ja active Pending
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