JPH08222645A - 軽くドープしたドレイン領域を形成する方法 - Google Patents

軽くドープしたドレイン領域を形成する方法

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JPH08222645A
JPH08222645A JP7328693A JP32869395A JPH08222645A JP H08222645 A JPH08222645 A JP H08222645A JP 7328693 A JP7328693 A JP 7328693A JP 32869395 A JP32869395 A JP 32869395A JP H08222645 A JPH08222645 A JP H08222645A
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gate electrode
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well region
ldd
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Chih-Hsien Wang
シエン ワン チー
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Mosel Vitelic Inc
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 電界効果トランジスタの軽くドープされたド
レイン（ＬＤＤ）領域を形成する方法を提供する。 【解決手段】 電界効果デバイスの製造に用いる軽くド
ープされたドレイン領域の形成方法及びその構造体が提
供される。この方法は、Ｐ型及びＮ型井戸領域をもつ半
導体基体を用意する段階を含む。これらＰ型及びＮ型井
戸領域各々の上のゲート絶縁材の上に横たわるようにゲ
ート電極が形成される。ゲート電極の垂線から約２０°
以上の角度でブランケットＮ型インプランテーションが
Ｐ型及びＮ型井戸領域に行われる。ブランケットＮ型イ
ンプランテーションは、Ｐ型井戸にＬＤＤ領域を、Ｎ型
井戸に埋設領域を形成する。次いで、ゲート電極の縁に
側壁スペーサが形成される。Ｐ型井戸領域にＮ型インプ
ランテーションを行い、ＮＭＯＳデバイスのソース／ド
レイン領域を形成する。次いで、Ｎ型井戸に角度及びド
ーズ量の異なる２つの別々のＰ型インプランテーション
を行って、ＰＭＯＳデバイスのためのＰ型ＬＤＤソース
／ドレイン領域を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路及
びそれらの製造に係る。本発明は、電界効果トランジス
タの軽くドープされたドレイン（ＬＤＤ）領域の製造に
関して一例として説明し、より詳細には、相補的金属酸
化物シリコン（ＣＭＯＳ）電界効果トランジスタの製造
について説明するが、本発明は、広い範囲で応用できる
ことが理解される。例えば、本発明は、よりわけ、バイ
ポーラの相補的金属酸化物シリコン（ＢｉＣＭＯＳ）電
界効果トランジスタのような他の半導体装置の製造に適
用できる。
【０００２】
【従来の技術】この業界は、ＭＯＳ集積回路デバイス、
特に、このようなデバイスのＬＤＤ領域を製造するため
の多数の技術を利用し又は提案している。例えば、Ｎ型
チャンネルＭＯＳデバイスを形成するための一般的な技
術は、Ｐ型井戸領域の上にゲート領域を形成する段階を
しばしば含む。Ｐ型井戸領域は、半導体基体に画成され
る。ゲート領域をマスクとして使用する第１のインプラ
ント段階により、通常はＬＤＤ領域として知られている
低いＮ型密度の第１のソース及びドレイン領域が形成さ
れる。次いで、この技術により、ゲートのエッジに側壁
スペーサ構造体が形成される。ゲート領域及び側壁スペ
ーサ構造体をマスクとして用いた第２のインプラント段
階により、ソース及びドレイン領域に高い密度でＮ型イ
オンが与えられ、ＬＤＤ構造をもつＭＯＳデバイスが形
成される。
【０００３】
【発明が解決しようとする課題】ＬＤＤ構造を有する典
型的なＮ型チャンネルＭＯＳデバイスに伴う１つの制約
は、側壁スペーサの下のゲート酸化物へ幾つかの電子が
注入されるときに熱電子（ホットエレクトロン）注入作
用を与えることである。典型的なｎ型チャンネルＭＯＳ
（ＮＭＯＳ）ＬＤＤ構造体は多くのＮ−型領域をゲート
電極の外側にしばしば配置し、即ちＮ−型領域の相当の
部分が、ゲート電極の真下ではなくて、側壁スペーサの
下に配置される。ゲート電極の電圧によりデバイスがタ
ーンオンすると、熱電子が側壁スペーサ領域に注入さ
れ、このような側壁スペーサの真下のＮ−型領域の抵抗
をしばしば増加させる。これは、側壁スペーサの下のＮ
−型領域をそのＮ−型領域の高い抵抗によって「ピンチ
オフ（絞り込み）」させる傾向となる。
【０００４】典型的なＰ型チャンネル空乏モード金属酸
化物シリコン（ＰＭＯＳ）電界効果デバイスにＬＤＤ構
造を用いることによって別の制約が生じる。ＰＭＯＳデ
バイスは、Ｐ型埋設チャンネル構造と、Ｐ型ソース及び
ドレイン領域とを使用する。典型的なＰＭＯＳデバイス
においてチャンネルの長さが短くなるほど、パンチスル
ー（打ち抜き）等の短チャンネル作用が生じる傾向とな
る。パンチスルーは、一般に、ＰＭＯＳソース及びドレ
イン領域を互いに短絡させ、デバイスを部分的に不作動
にさせる。更に、ソース及びドレイン領域に、硼素等の
拡散係数の高い不純物がインプランテーションされる
と、このような不純物の横方向の拡散が、パンチスルー
現象の別の原因になる傾向となる。
【０００５】特に、ＣＭＯＳ型デバイスのためのＬＤＤ
構造体の製造における更に別の制約は、ＮＭＯＳ及びＰ
ＭＯＳデバイスの両方を単にＬＤＤ構造まで形成するの
に、多数の、通常は少なくとも５つのメインマスク段階
があることである。各々のマスク段階は、半導体製品に
対しプロセス内作業時間をしばしば増加する。プロセス
内作業時間の増加は、一般に、ウェハスタート時から最
終テストまで通常測定して長い製品総処理時間に対応す
る。この長い製品総処理時間は、通常、ＣＭＯＳデバイ
スの製造にとって不所望なもので、高い製造コスト等に
しばしば換算されることになる。
【０００６】更に、ウェハの処理中に介入する欠陥を減
少することもしばしば所望される。マスキング、露光、
現像、エッチング等のウェハ製造プロセスは、通常、集
積回路へ粒子を導入する。これらの粒子は、集積回路チ
ップの不良品の数にしばしば寄与する。一般に、半導体
プロセスに使用されるマスクが多いほど、集積回路チッ
プの不良品数が多くなる。例えば、従来のＣＭＯＳプロ
セスは、ＮＭＯＳ及びＰＭＯＳデバイスのＬＤＤ及びソ
ース／ドレイン領域を形成するのに少なくとも５つの個
別のマスクに依存している。ウェハ上の集積回路チップ
の良品の収率を高めるための業界の試みとして、ウェハ
製造中に使用するマスク（又はマスキング段階）の数を
減少することがしばしば所望される。
【０００７】以上のことから、半導体ＬＤＤ構造体を製
造する方法であって、容易で、信頼性が高く、迅速で且
つコスト効率の良い方法がしばしば所望されることが明
らかである。
【０００８】
【課題を解決するための手段】本発明は、集積回路デバ
イス、特にＣＭＯＳ集積回路デバイスの製造方法及びそ
れにより形成された集積回路デバイスに係り、より詳細
には、改良された軽くドープされたドレイン領域（ＬＤ
Ｄ）の製造方法及びその構造体に係る。本発明のＬＤＤ
製造方法は、マスキング段階にあまり左右されず、ＰＭ
ＯＳデバイスの短チャンネル作用及びＮＭＯＳデバイス
の熱電子作用（両方ともＣＭＯＳ技術の典型である）を
減少するような構造を提供する。
【０００９】本発明は、特定の実施形態において、半導
体集積回路を製造する方法を提供する。本発明の方法
は、第１導電型の第１井戸領域及び第２導電型の第２井
戸領域を有する半導体基体を用意する段階を含む。又、
本発明の方法は、第１井戸領域上のゲート誘電体の上に
横たわる第１ゲート電極と、第２井戸領域上のゲート誘
電体の上に横たわる第２ゲート電極とを形成する段階を
含む。第１ゲート電極及び第２ゲート電極に各々隣接す
る第１井戸領域及び第２井戸領域に第１のインプラント
角度で第１の不純物をインプランテーションする段階も
設けられる。この第１のインプランテーション段階は、
第２導電型の不純物を第１ドーズ量で使用する。次い
で、第１ゲート電極及び第２ゲート電極の縁に側壁スペ
ーサが形成される。
【００１０】本発明の方法は、更に、第１ゲート電極に
隣接する第１の井戸領域に第２の角度で第２の不純物を
インプランテーションすることを含む。この第２のイン
プランテーションは、第２導電型の不純物を、通常は第
１のドーズ量より多い第２のドーズ量で使用する。又、
第２のゲート電極に隣接する第２の井戸領域に第３の角
度で第３の不純物をインプランテーションする段階も設
けられる。この第３のインプランテーション段階は、第
１導電型の不純物を第３ドーズ量で使用する。更に、第
２のゲート電極に隣接する第２の井戸領域に第４の角度
で不純物をインプランテーションする第４の段階も設け
られる。この第４のインプランテーション段階は、第１
導電型の不純物を、第３のドーズ量とはしばしば異なる
第４のドーズ量で使用する。
【００１１】本発明の別の実施例によれば、第１導電型
の不純物を有する第１井戸領域と、第２導電型の不純物
を有する第２の井戸領域とを含む半導体集積回路デバイ
スが提供される。第１の井戸領域は、該第１の井戸領域
上のゲート誘電体の上に横たわるように形成された第１
のゲート電極を有する。第１のゲート電極には第１の側
壁スペーサが形成される。又、第１の井戸領域は、第１
のゲート電極に隣接して形成された第１のＬＤＤ領域を
有する第１のソース／ドレイン領域も含む。この第１の
ＬＤＤ領域は、第１ゲート電極の下に横たわる部分と、
第１側壁スペーサの下に横たわる部分とを含む。第１ゲ
ート電極の下に横たわる第１ＬＤＤ領域の部分は、第１
側壁スペーサの下に横たわる第１ＬＤＤ領域の部分より
も長い。
【００１２】第２の井戸領域は、該第２の井戸領域上の
ゲート酸化物の上に横たわるように形成された第２のゲ
ート電極を備えている。この第２のゲート電極には、第
２の側壁スペーサが形成されている。又、第２の井戸領
域は、第２のゲート電極に隣接して形成された第２のＬ
ＤＤ領域及びポケット領域を有する第２のソース／ドレ
イン領域も含んでいる。第２のＬＤＤ領域は、第２のゲ
ート電極の下に横たわる部分と、第２の側壁スペーサの
下に横たわる部分とを含んでいる。ポケット領域は、第
２のゲート電極の下に横たわる第２のＬＤＤ領域の部分
の下に形成される。第２のゲート電極の下に横たわる第
２のＬＤＤ領域の部分は、第２の側壁スペーサの下に横
たわる第２のＬＤＤ領域の部分よりしばしば長い。
【００１３】本発明の更に別の実施形態では、ＣＭＯＳ
集積回路デバイスを製造する方法が提供される。この実
施形態は、Ｐ型井戸領域と、Ｎ型井戸領域と、これらの
Ｐ型井戸領域及びＮ型井戸領域の上に横たわるゲート酸
化物層と、Ｐ型井戸領域上の第１ゲート電極と、Ｎ型井
戸領域上の第２ゲート電極とを含む部分的に完成した半
導体基体を用意する段階を含む。又、本発明の方法は、
第１のＮ型不純物を、第１ゲート電極及び第２ゲート電
極の垂線に対し約２０°以上の角度でＰ型井戸領域及び
Ｎ型井戸領域へインプランテーションする段階も含む。
このインプランテーション段階は、第１ゲート電極及び
第２ゲート電極の下の領域に貫通し、Ｎ型井戸領域に埋
設領域をそしてＰ型井戸領域にＬＤＤ領域を形成する。
第１ゲート電極及び第２ゲート電極の縁には側壁スペー
サが形成される。
【００１４】又、本発明の方法は、第１ゲート電極の垂
線から約７°以下の角度でＰ型井戸領域へ第２のＮ型不
純物をインプランテーションすることも含む。この第２
のＮ型インプランテーションは、第１のＮ型インプラン
テーションよりもドーズ量が多い。第２ゲート電極の垂
線から約７°以下の角度で第１のＰ型不純物をインプラ
ンテーションし、そして第２ゲート電極の垂線から約２
０°以上の角度で第２のＰ型不純物をインプランテーシ
ョンする段階も設けられる。第２のＰ型インプランテー
ションは、第１のＰ型インプランテーションよりもドー
ズ量が少なく、第２のゲート電極より下の領域に貫通す
る。
【００１５】
【発明の実施の形態】本発明は、公知のプロセス技術に
ついて上記利点を得るものであるが、本発明の特徴及び
効果を更に理解するために、添付図面を参照して以下に
詳細に説明する。
【００１６】公知ＬＤＤの構造 図１は、Ｎ型チャンネルＭＯＳデバイス１５の典型的な
ＬＤＤ領域を示す簡単な断面図である。このＭＯＳデバ
イスは、半導体基体１上に画成されたＰ型井戸領域２を
含む。又、ＭＯＳデバイスは、フィールド酸化物領域４
も画成し、これは、通常、シリコンの局部酸化（ＬＯＣ
ＯＳ）として知られている技術によって形成されそして
隣接デバイスを互いに隔離及び／又は分離するのにしば
しば使用される。Ｐ型井戸領域２の上にはゲート酸化物
領域６が形成され、そしてゲート酸化物領域６の上に横
たわるようにゲート電極領域１０が形成される。又、Ｍ
ＯＳデバイスは、ゲート電極領域１０の下にＮ−型ＬＤ
Ｄ領域１８、２０の一部分（ＬG ）を画成する。しかし
ながら、ゲート電極領域１０の外側にＮ−型ＬＤＤ領域
１８、２０の別の部分（ＬS ）が画成される。ゲート電
極領域１０の縁には側壁スペーサ１６が形成される。Ｎ
＋型のソース／ドレイン領域１２、１４は、通常、Ｎ−
型のＬＤＤ領域１８、２０の周囲内に画成される。Ｎ−
型及びＮ＋型領域の組合せにより、典型的なＬＤＤ構造
をもつＭＯＳのソース及びドレイン領域が画成される。
【００１７】ＭＯＳデバイス１５のスイッチングは、ゲ
ート電極に電圧を印加することによりしばしば行われ
る。ゲート電極の電圧は、ゲート電極１０の下に導電性
材料のＮ型チャンネルを形成する。このＮ型チャンネル
は、ソース／ドレイン領域１２をソース／ドレイン領域
１４に接続し、これにより、デバイスを「オン」状態に
スイッチングする。或いは又、ゲート電極に電圧が印加
されたないときには、Ｐ型材料がソース／ドレイン領域
１２をソース／ドレイン領域１４から分離する。
【００１８】図１の典型的なＭＯＳデバイスは、ＬＤＤ
構造体をもたないデバイスに対し熱電子（ホットエレク
トロン）注入の問題を改善するＬＤＤ構造体を備えてい
る。しかしながら、典型的なＭＯＳデバイスは、デバイ
スの寸法が小さくなるにつれてこのような熱電子注入の
問題によりしばしば悩まされる。例えば、Ｎ−型ＬＤＤ
構造体の長さは、典型的にゲート電極の真下の領域から
側壁の外縁まで延びる長さＬDDによって表すことができ
る。Ｎ−型ＬＤＤ構造体の大きな部分ＬS は、ゲート電
極の下の部分ＬG ではなくて、側壁の下に存在する。上
記したように、この構造体は、熱電子をＮ−型ＬＤＤ領
域の上に横たわる側壁に注入し、デバイスの駆動電流を
増加させる。
【００１９】図１のＭＯＳデバイスは、典型的な半導体
チップのアクティブな領域を画成する。チップのアクテ
ィブな領域は、各々アクティブなデバイスを画成する数
百、数千、又は数百万の超小型領域をしばしば含む。も
ちろん、ＭＯＳデバイスの特定の使い方は、特定の用途
によって左右される。
【００２０】公知ＬＤＤの製造方法 ＣＭＯＳデバイスのための簡単な公知のＬＤＤ製造方法
を要約すると、次のようになる。 （１）半導体基体を用意する。 （２）ＬＯＣＯＳ技術を用いることによりフィールド酸
化物を形成する。 （３）Ｐ型井戸及びＮ型井戸を形成する。 （４）ゲート酸化物層を成長させる。 （５）スレッシュホールド電圧調整のために埋設チャン
ネル領域をインプランテーションする。 （６）ゲートポリシリコン層（即ちポリ１層）を付着
し、ドープする。 （７）マスク１：ゲートポリシリコン層を画成し、ポリ
シリコンゲート領域を形成する。 （８）マスク２：Ｎ−型ＬＤＤ領域を画成し、インプラ
ンテーションする。 （９）マスク３：Ｐ−型ＬＤＤ領域を画成し、インプラ
ンテーションする。 （１０）ポリシリコンゲート領域に側壁スペーサを形成
する。
【００２１】（１１）マスク４：Ｎ＋型のソース／ドレ
イン領域を画成し、インプランテーションする。 （１２）マスク５：Ｐ＋型のソース／ドレイン領域を画
成し、インプランテーションする。 （１３）アニールする。 （１４）他の製造段階を実行する。
【００２２】ＬＤＤ構造体の簡単な製造方法は、マスク
１、２、３、４及び５を含む少なくとも５つのマスク
と、所望のＬＤＤソース／ドレイン領域を形成するため
の少なくとも４つのインプランテーション段階とに基づ
いている。特定の製造プロセスに対し使用するマスクの
数を減少することがしばしば所望される。更に、マスク
又はマスキング段階の量により生じる欠陥を減少するこ
とも所望される。図２ないし１０は、概略的に述べる製
造段階の各々の更に細部を示している。
【００２３】図２は、典型的に製造プロセスの出発点で
ある半導体基体４２を含む部分的に接続されたＣＭＯＳ
デバイス２０の簡単な断面図である。フィールド酸化物
領域４４は、シリコンの局部酸化（ＬＯＣＯＳ）等の技
術を使用することにより半導体基体上に形成される。こ
のＣＭＯＳの例において、Ｐ型井戸領域４６及びＮ型井
戸領域４８は、通常はフィールド酸化物領域４４により
分離されて半導体基体４２上に画成される。Ｐ型井戸領
域４６及びＮ型領域は、各々、Ｎ型チャンネルデバイス
（ＮＭＯＳ）及びＰ型チャンネルデバイス（ＰＭＯＳ）
のための位置を画成する。
【００２４】ゲート酸化物層５０は、Ｐ型及びＮ型の両
井戸領域の上に横たわるように成長される。ゲート酸化
物領域は、典型的に、酸化物の薄膜である。Ｐ型導電型
の不純物をイオンインプランテーションする段階は、各
デバイスのスレッシュホールド電圧を調整するのにしば
しば使用される埋設領域４５を画成する。この埋設領域
は、Ｐ型導電型のものである。
【００２５】図３の断面図は、図２の部分的に完成した
デバイスの表面上に横たわるように形成されたゲートポ
リシリコン層５２を示している。このゲートポリシリコ
ン層は、ポリ１層等としても知られている。このゲート
ポリシリコン層は、Ｎ型ドープ剤及び他のものでしばし
ばドープされる。
【００２６】マスキング段階は、ゲートポリシリコン層
５２から画成される図４のゲートポリシリコン領域５４
及び５６を形成する。特に、ゲートポリシリコン領域
（又はゲート電極領域）は、マスキング、露光、現像、
エッチング等の標準的なプロセス段階によってしばしば
形成される。ゲート酸化物層は、通常、エッチング段階
中のエッチングストッパとして働き、Ｎ型及びＰ型の両
井戸領域の上に横たわるようにしばしば残される。図示
されたように、ゲート電極領域は、実質的に垂直の側面
を有する縁を含む。
【００２７】図５及び６は、Ｎ−及びＰ−型ＬＤＤ領域
のためのＬＤＤインプランテーションを示している。通
常はＮ型井戸領域の上面に横たわるホトレジストである
マスク５５は、Ｎ−型ＬＤＤインプランテーション５７
のためにＰ型井戸領域を露出させる。Ｎ−型インプラン
テーションは、ＮＭＯＳデバイスのためのＮ−型ＬＤＤ
領域５８を形成する。次いで、マスク５５が公知の標準
的な技術によって剥離される。別のマスク５９は、Ｐ−
型ＬＤＤインプランテーション６１のためにＮ型井戸領
域を露出させる。Ｐ−型インプランテーションは、ＰＭ
ＯＳデバイスのためのＰ−型ＬＤＤ領域６２を形成す
る。ＮＭＯＳ及びＰＭＯＳデバイスは、ＣＭＯＳデバイ
スの典型である。次いで、マスク５９が剥離される。
【００２８】ＣＭＯＳプロセスは、図７に示すように、
ゲート電極５４、５６の各々に側壁スペーサ６６を形成
する。これら側壁は、公知の適当な方法により形成され
る。図示されたように、ＬＤＤ領域の大部分は、ゲート
電極領域ではなく側壁スペーサ領域の下に横たわる。こ
の典型的なＬＤＤ構造体は、熱電子注入の問題にしばし
ば寄与する。
【００２９】図８及び９は、ＮＭＯＳ及びＰＭＯＳの両
デバイスのためのソース／ドレイン領域７０、７６を形
成する方法を示す。マスク６８は、ＮＭＯＳソース／ド
レインインプランテーション、典型的には、図８に示す
Ｎ＋型インプランテーション６７のために領域を露出す
る。マスク６８は、いずれかの公知技術によって剥離さ
れ、そして別のマスク７２は、ＰＭＯＳソース／ドレイ
ンインプランテーション、典型的には、図９に示すＰ＋
型インプランテーション７４のために領域を露出する。
マスク７２は剥離される。典型的なＣＭＯＳ例の最終Ｌ
ＤＤ構造体が図１０に示されている。
【００３０】本発明のＬＤＤ実施形態 図１１は、ＣＭＯＳ集積回路デバイスにおける本発明の
ＬＤＤ構造体の実施形態１００を示す断面図である。本
発明のＬＤＤ構造体は、半導体基体１４２に、ＣＭＯＳ
技術の典型であるＮＭＯＳデバイスとＰＭＯＳデバイス
を含んでいる。これらデバイスは各々フィールド酸化物
分離領域４４によって分離される。ＮＭＯＳデバイス
は、Ｎ−型ＬＤＤ領域１６０、Ｎ＋型ソース／ドレイン
領域１７０及びスレッシュホールドインプラント領域
（又はチャンネル領域）１４５のような素子を有し、こ
れらは全てＰ型井戸領域１４６に形成される。又、ＮＭ
ＯＳデバイスは、ゲート電極１５４、ゲート酸化物層１
５０、側壁スペーサ１５５等も備えている。ゲート電極
１５４の下に横たわるＮ−型ＬＤＤ領域の長さＬG は、
側壁スペーサ１５５の下に横たわるＬＤＤ領域の長さＬ
S より大きいことに注意されたい。この構造体は、ＬＤ
Ｄ領域を側壁スペーサではなくて実質的にゲート電極の
下に配置することにより公知の熱電子注入の問題を軽減
する。
【００３１】ＰＭＯＳデバイスは、Ｐ＋型ソース／ドレ
イン領域１８０、Ｐ−型ＬＤＤ領域１８２、パンチスル
ーストッパ１６４及びスレッシュホールドインプラント
領域１４５のような素子を含み、これらは全てＮ型井戸
領域１４８内に形成される。又、このデバイスは、ゲー
ト電極１５６、側壁スペーサ１５５、ゲート酸化物層１
５０等も有している。短いチャンネルの作用を防止する
ために、本発明のＣＭＯＳ実施形態は、ソース／ドレイ
ン不純物の横方向の拡散をしばしば防止するパンチスル
ーストッパ領域１６４を備えている。更に、ゲート電極
の下に横たわるＰ−型ＬＤＤ領域ＬLDD の長さＬG は、
側壁スペーサの下に横たわるこのような領域の長さＬS
よりもしばしば長く、従って、側壁スペースに注入され
る熱電子の量を減少させる。
【００３２】図１１の実施形態１００では、ＮＭＯＳデ
バイスのチャンネル巾が約０．３５μｍ以下である。こ
れらの寸法においては、ＬLDD の長さが約０．１μｍな
いし約０．１５μｍの範囲で、好ましくは約０．１２μ
ｍであり、ＬG は、約０．０８μｍないし約０．１μｍ
の範囲の長さで、好ましくは約０．０９μｍであり、そ
してＬS は、約０．０２μｍないし約０．０５μｍの範
囲の長さで、好ましくは約０．０３μｍである。
【００３３】又、図１１の実施形態１００では、ＰＭＯ
Ｓデバイスのチャンネル巾が約０．４μｍ以下である。
これら寸法においては、ＬLDD の長さが約０．１５μｍ
ないし約０．２μｍの範囲で、好ましくは約０．１７μ
ｍであり、ＬG は、約０．１０５μｍないし約０．１２
５μｍの範囲の長さで、好ましくは約０．１１５μｍで
あり、そしてＬS は、約０．０４５μｍないし約０．０
７５μｍの範囲の長さで、好ましくは約０．０５５μｍ
である。もちろん、各特定のデバイスに使用する寸法
は、特定の用途によって左右される。
【００３４】本発明のＬＤＤ製造の実施形態 ＣＭＯＳデバイスのための本発明のＬＤＤ製造方法の実
施形態を要約すると、次の通りである。 （１）半導体基体を用意する。 （２）ＬＯＣＯＳ技術を用いることによりフィールド酸
化物を形成する。 （３）Ｐ型井戸及びＮ型井戸を形成する。 （４）ゲート酸化物層を成長させる。 （５）スレッシュホールド電圧調整のために埋設チャン
ネル領域をインプランテーションする。 （６）ゲートポリシリコン層（即ちポリ１層）を付着
し、ドープする。 （７）マスク１：ゲートポリシリコン層を画成し、ポリ
シリコンゲート領域を形成する。 （８）Ｎ−型不純物をある角度でブランケットイオンイ
ンプランテーションし、ＮＭＯＳ領域にＮ−型ＬＤＤ領
域をそしてＰＭＯＳ領域にパンチスルーストッパ領域を
画成する。
【００３５】（９）ポリシリコンゲート領域に側壁スペ
ーサを形成する。 （１０）マスク２：ＮＭＯＳ領域にＮ＋型ソース／ドレ
イン領域を画成し、そしてＮ＋型不純物をイオンインプ
ランテーションする。 （１１）マスク３：ＰＭＯＳ領域にＰ−型ＬＤＤ及びＰ
＋型ソース／ドレイン領域を画成し、そしてＰ−型ＬＤ
Ｄ領域をある角度でインプランテーションすると共に、
Ｐ＋型ソース／ドレイン領域をある角度でインプランテ
ーションする。 （１２）アニールする。 （１３）他の製造段階を実行する。
【００３６】本発明のＬＤＤ製造方法の実施形態は、少
なくとも３つのマスク、マスク１、２及び３を使用し
て、ＬＤＤ構造体を形成するものである。マスキング段
階が少ないことにより、本発明のＬＤＤ製造方法は、上
記した公知の方法よりもしばしば処理時間の短い更に簡
単な方法を提供する。処理時間が短いことは、総処理時
間が高速で且つ処理効率が良いことに対応する。
【００３７】図１２ないし１８は、ＣＭＯＳデバイスに
本発明のＬＤＤ構造体を製造する方法の実施形態を示し
ている。図１２ないし１８の実施形態は、説明上示した
ものであり、特許請求の範囲に規定する本発明の範囲を
何ら限定するものではない。更に、図１２ないし１８に
ついて述べる方法は、特に指示のない限り、必ずしも等
倍率ではない。
【００３８】図１２は、部分的に完成された半導体集積
回路デバイス１３０を示す。この部分的に完成されたデ
バイスは、半導体基体１４２と、シリコンの局部酸化
（ＬＯＣＯＳ）等の技術を使用することによりその基体
上に形成されたフィールド分離酸化物領域とを備えてい
る。ＬＯＣＯＳは、通常、デバイス製造に使用される基
体上に領域を設けるための出発点として使用される。
【００３９】又、基体は、ＣＭＯＳプロセスの典型であ
るＰ型井戸領域１４６及びＮ型井戸領域１４８も備えて
いる。これらＰ型井戸領域１４６及びＮ型井戸領域１４
８の上にＮＭＯＳデバイス及びＰＭＯＳデバイスが各々
画成される。或いは又、井戸領域は、特定の用途に基づ
いてＮ型及びＰ型となる。
【００４０】Ｐ型及びＮ型の両井戸領域の上面に横たわ
るようにゲート酸化物層１５０が形成される。このゲー
ト酸化物層１５０は、高品質の酸化物であり、デバイス
の効率的なスイッチングを促進するために通常は薄くな
っている。このようなゲート酸化物層の厚みは、一般
に、約７ないし９ｎｍの範囲であり、好ましくは、約８
ｎｍである。
【００４１】埋設チャンネル層１４５に対する不純物
は、一般に、基体の上に横たわる薄い酸化物層へそして
好ましくはこれを通してインプランテーションされる。
薄い酸化物層は「スクリーン」として働き、その下に横
たわる単結晶シリコンがインプランテーションによって
過剰なダメージを受けないようしばしば保護する。埋設
チャンネル層に対する不純物は、特定の用途に応じてＮ
型又はＰ型のいずれかである。このＣＭＯＳ例では、不
純物はＰ型であり、その密度は、約１０17ないし１０18
原子／ｃｍ3 の範囲であり、好ましくは５ｘ１０17原子
／ｃｍ3 である。もちろん、使用する密度は、ＮＭＯＳ
及びＰＭＯＳデバイスに対し所望のスレッシュホールド
電圧特性を与える。
【００４２】図１３に示すように、酸化物層の上にポリ
シリコン層１５２が形成される。ポリシリコン層１５２
の厚みは、おそらく、約２５００Åないし約３５００Å
の範囲であり、そして好ましくは約３０００Åである。
このポリシリコン層は、一般に、約３ｘ１０20ないし６
ｘ１０20原子／ｃｍ3 、好ましくは約５ｘ１０20原子／
ｃｍ3 の密度のＮ型不純物でドープされる。もちろん、
酸化物層及びポリシリコン層の厚みは、特定の用途に応
じたものとなる。
【００４３】図１３のポリシリコン層１５２は、図１４
のポリシリコンゲート電極１５４及び１５６を形成する
ように画成される。ゲート電極は、マスキング、現像、
エッチング等の適当な一連のホトリソグラフィック段階
によりしばしば形成される。各ゲート電極は、実質的に
垂直の特長をもつ縁を含むが、実質的に垂直ではない特
長を有してもよい。各ゲート電極の厳密な形状は、特定
の用途に基づく。
【００４４】次いで、各ゲート電極は、井戸の一部分へ
不純物１５８をブランケットインプランテーションする
ためのマスクとして使用され、図１５のＮ−型ＬＤＤ領
域１６０、１６４が形成される。Ｎ−型インプランテー
ションは、一般的に、約１ｘ１０13原子／ｃｍ2 ないし
５ｘ１０13原子／ｃｍ2 のドーズ量でそして好ましくは
約３ｘ１０13原子／ｃｍ2 で行われる。インプランテー
ションを行う角度は、チャンネル方向に垂直な線から、
約２０°以上の角度、好ましくは約３０°ないし約４５
°の範囲である。このような角度でのインプランテーシ
ョンは、「大きな傾斜角」のイオンインプランテーショ
ンとして定義される。インプランテーションは、図１５
に示すように、各ゲート電極領域のソース及びドレイン
の両方の側において行われる。任意であるが、インプラ
ンテーションは、ゲート電極領域に対して他の側面から
行うこともでき、そして各ゲート電極の全ての縁におい
て行うこともできる。図１５の実施形態は、Ｎ−型イン
プランテーションを示しているが、インプランテーショ
ンは、とりわけＰ−型であってもよい。もちろん、イン
プランテーションの形式、ドーズ量、角度及び位置は、
特定の用途に応じたものとなる。
【００４５】図１６は、各ポリシリコンゲート電極領域
の縁に形成された側壁スペーサ１５５を示している。こ
の側壁スペーサ１５５は、通常は、絶縁材料の層を付着
し、この層を濃密化しそしてこの層の水平面を除去する
段階によって形成される。二酸化シリコン、窒化シリコ
ン、その組合せ等の絶縁材料の層が、図１５の部分的に
完成したデバイス構造体の表面上に形成される。このよ
うな絶縁材を濃密化する段階は、ポリシリコンゲート電
極１５４及び１５６を、しばしば二酸化シリコン、窒化
シリコン、その組合せ等の絶縁材料であるその上の層か
らシールする。
【００４６】この濃密化された絶縁層においてしばしば
非等方性エッチング段階が実行されて、側壁スペーサ１
５５が形成される。非等方性エッチング段階は、絶縁材
料の水平面を実質的に除去し、側壁スペーサを残す。反
応性イオンエッチング、プラズマエッチング等をしばし
ば用いて、所望の非等方性の特性が与えられる。
【００４７】マスク、通常は、ホトレジスト１６４は、
図１７に示すように、ＰＭＯＳデバイスに対して定めら
れた領域を保護し、そしてＮ＋型ソース／ドレインイン
プランテーションのためのソース／ドレイン領域を露出
する。典型的なインプランテーションプロセスにより、
Ｎ＋型ソース／ドレイン領域１７０が形成される。この
インプランテーション段階は、約３ｘ１０15原子／ｃｍ
2 ないし約５ｘ１０15原子／ｃｍ2 そして好ましくは４
ｘ１０15原子／ｃｍ2 のＮ＋型不純物のドーズ量に基づ
いている。インプランテーションを行う角度は、チャン
ネル方向に垂直な線から、約０°ないし約７°の範囲、
そして好ましくは約０°である。これらの角度で行われ
るインプランテーションは、「小さな傾斜角」のイオン
インプランテーションとして定義される。この小さな傾
斜角のイオンインプランテーションは、図１８に示した
ように、少なくともスペーサ１５５の縁において行われ
るが、異なる位置によって導入されてもよい。次いで、
適当な技術を用いてマスク１６４が剥離される。
【００４８】別のマスク、通常は、ホトレジスト１７２
は、ＮＭＯＳデバイスを保護し、図１８に示すように、
ＰＭＯＳデバイスのためのソース／ドレイン領域を露出
させる。Ｐ＋型不純物は、ＰＭＯＳデバイスのソース／
ドレイン領域１８０へ小さな傾斜角でインプランテーシ
ョンされる（１７４）。Ｐ＋型不純物のドーズ量は、約
３ｘ１０15原子／ｃｍ2 ないし約５ｘ１０15原子／ｃｍ
2 そして好ましくは約４ｘ１０15原子／ｃｍ2 である。
大きな傾斜角のイオンインプランテーションプロセスを
用いることにより、ゲート電極及び側壁スペーサの両方
の下に横たわるＬＤＤ領域１８２へＰ−型不純物がイン
プランテーションされる。この大きな傾斜角のインプラ
ンテーションを行うドーズ量は、約１ｘ１０13原子／ｃ
ｍ2 ないし約３ｘ１０13原子／ｃｍ2 でありそして好ま
しくは約２ｘ１０13原子／ｃｍ2である。ＰＭＯＳデバ
イス領域における手前のＮ−型のブランケットインプラ
ンテーションは、有効なパンチスルーストッパ１６４と
なり、これは、通常、短いチャンネルの作用を防止する
のに使用される。マスク１７２は、従来の技術によって
剥離される。図１８のデバイスは、次いで、アニールさ
れ、図１１に示されたＣＭＯＳデバイスが形成される。
インターポリ絶縁層の形成、金属化、表面不動態化、等
のその他の処理段階が図１８のデバイスにおいて実行さ
れる。もちろん、他のプロセスは、特定の用途によって
左右される。
【００４９】以上、特定の実施形態を詳細に説明した
が、種々の変形、別の構造及び等効物を使用することが
できる。例えば、上記の説明は、ＣＭＯＳ集積回路デバ
イスのＬＤＤ構造に関するものであったが、本発明をＢ
ｉＣＭＯＳ等で実施することもできる。
【００５０】それ故、上記の説明は、本発明の範囲を何
ら限定するものではなく、本発明は特許請求の範囲によ
って限定されるものとする。
【図面の簡単な説明】
【図１】Ｎ型チャンネルＭＯＳデバイスにおける従来の
ＬＤＤ領域を示す簡単な断面図である。
【図２】ＣＭＯＳデバイスにＬＤＤ構造体を形成する従
来の方法を示す図である。
【図３】ＣＭＯＳデバイスにＬＤＤ構造体を形成する従
来の方法を示す図である。
【図４】ＣＭＯＳデバイスにＬＤＤ構造体を形成する従
来の方法を示す図である。
【図５】ＣＭＯＳデバイスにＬＤＤ構造体を形成する従
来の方法を示す図である。
【図６】ＣＭＯＳデバイスにＬＤＤ構造体を形成する従
来の方法を示す図である。
【図７】ＣＭＯＳデバイスにＬＤＤ構造体を形成する従
来の方法を示す図である。
【図８】ＣＭＯＳデバイスにＬＤＤ構造体を形成する従
来の方法を示す図である。
【図９】ＣＭＯＳデバイスにＬＤＤ構造体を形成する従
来の方法を示す図である。
【図１０】ＣＭＯＳデバイスにＬＤＤ構造体を形成する
従来の方法を示す図である。
【図１１】本発明のＬＤＤ構造体の実施形態を示す断面
図である。
【図１２】ＣＭＯＳデバイスに本発明のＬＤＤ構造体を
形成する方法の実施形態を示す図である。
【図１３】ＣＭＯＳデバイスに本発明のＬＤＤ構造体を
形成する方法の実施形態を示す図である。
【図１４】ＣＭＯＳデバイスに本発明のＬＤＤ構造体を
形成する方法の実施形態を示す図である。
【図１５】ＣＭＯＳデバイスに本発明のＬＤＤ構造体を
形成する方法の実施形態を示す図である。
【図１６】ＣＭＯＳデバイスに本発明のＬＤＤ構造体を
形成する方法の実施形態を示す図である。
【図１７】ＣＭＯＳデバイスに本発明のＬＤＤ構造体を
形成する方法の実施形態を示す図である。
【図１８】ＣＭＯＳデバイスに本発明のＬＤＤ構造体を
形成する方法の実施形態を示す図である。
【符号の説明】
１００ 本発明の実施形態 １３０ 部分的に完成した半導体集積回路デバイス １４２ 半導体基体 １４５ 埋設チャンネル層 １４６ Ｐ型井戸領域 １４８ Ｎ型井戸領域 １５０ ゲート酸化物層 １５２ ポリシリコン層 １５４ ポリシリコンゲート電極 １５５ 側壁スペーサ １５８ 不純物 １６０、１６４ Ｎ−型ＬＤＤ領域 １７０ Ｎ＋型ソース／ドレイン領域 １７２ ホトレジスト １８２ ＬＤＤ領域

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路を製造する方法におい
    て、 第１導電型の第１井戸領域及び第２導電型の第２井戸領
    域を有する半導体基体を用意し、 上記第１井戸領域上のゲート誘電体の上に横たわる第１
    ゲート電極と、上記第２井戸領域上のゲート誘電体の上
    に横たわる第２ゲート電極とを形成し、 上記第１ゲート電極に隣接する上記第１井戸領域へそし
    て上記第２ゲート電極に隣接する上記第２井戸領域へ第
    １のインプラント角度で第１の不純物をインプランテー
    ションし、この第１のインプランテーション段階は、上
    記第２の導電型及び第１のドーズ量において行い、 上記第１ゲート電極及び第２ゲート電極の縁に側壁スペ
    ーサを形成し、 上記第１ゲート電極に隣接する上記第１の井戸領域に第
    ２の角度で第２の不純物をインプランテーションし、こ
    の第２のインプランテーションは、上記第２の導電型及
    び上記第１ドーズ量より多い第２のドーズ量において行
    い、 上記第２のゲート電極に隣接する上記第２の井戸領域に
    第３の角度で第３の不純物をインプランテーションし、
    この第３のインプランテーション段階は、上記第１の導
    電型及び第３ドーズ量において行い、そして上記第２の
    ゲート電極に隣接する第２の井戸領域に第４の角度で第
    ４の不純物をインプランテーションし、この第４のイン
    プランテーション段階は、上記第１の導電型及び上記第
    ３のドーズ量とは異なる第４のドーズ量において行うこ
    とを特徴とする方法。
  2. 【請求項２】 上記第１のインプランテーション段階
    は、上記第１の井戸領域に電界効果トランジスタのＬＤ
    Ｄ領域を形成する請求項１に記載の方法。
  3. 【請求項３】 上記第１のインプランテーション段階
    は、上記第２のゲート電極の下で、上記第３インプラン
    テーションの第３不純物及び上記第４インプランテーシ
    ョンの第４不純物に隣接してポケット領域を形成する請
    求項１に記載の方法。
  4. 【請求項４】 上記ポケット領域は、パンチスルースト
    ッパである請求項３に記載の方法。
  5. 【請求項５】 上記第１導電型はＰ型であり、そして上
    記第２導電型はＮ型である請求項１に記載の方法。
  6. 【請求項６】 上記第１のインプランテーションは、上
    記第２導電型の不純物を上記第１ゲート電極の一部分の
    下に配置させる請求項１に記載の方法。
  7. 【請求項７】 上記第４のドーズ量は、上記第３のドー
    ズ量より少ない請求項１に記載の方法。
  8. 【請求項８】 上記第３のドーズ量は、上記第４のドー
    ズ量より少ない請求項１に記載の方法。
  9. 【請求項９】 上記第４のインプランテーションは、上
    記第１導電型の不純物を上記第２ゲート電極の一部分の
    下に配置させる請求項１に記載の方法。
  10. 【請求項１０】 上記第１の角度及び第３の角度は、同
    じ角度である請求項１に記載の方法。
  11. 【請求項１１】 上記第２及び第３の角度は、上記第１
    ゲート電極及び第２ゲート電極の垂線から約７°以下の
    角度を各々含む請求項１に記載の方法。
  12. 【請求項１２】 上記第１角度は、上記第１ゲート電極
    の垂線から約２０°以上の角度を含む請求項１に記載の
    方法。
  13. 【請求項１３】 上記第４角度は、上記第２ゲート電極
    の垂線から約２０°以上の角度を含む請求項１に記載の
    方法。
  14. 【請求項１４】 第１導電型の不純物を有する第１井戸
    領域と、第２導電型の不純物を有する第２井戸領域とを
    含む半導体集積回路デバイスにおいて、上記第１井戸領
    域は、 該第１井戸領域上のゲート誘電体の上に横たわるように
    形成された第１のゲート電極を備え、該第１のゲート電
    極には第１の側壁スペーサが形成され、 更に、上記第１のゲート電極に隣接して形成された第１
    のＬＤＤ領域を有する第１のソース／ドレイン領域も備
    え、この第１のＬＤＤ領域は、第１ゲート電極の下に横
    たわる部分と、第１側壁スペーサの下に横たわる部分と
    を含み、 上記第１ゲート電極の下に横たわる上記第１ＬＤＤ領域
    の部分は、上記第１側壁スペーサの下に横たわる上記第
    １ＬＤＤ領域の部分よりも長く、そして上記第２井戸領
    域は、 該第２井戸領域上のゲート酸化物の上に横たわるように
    形成された第２のゲート電極を備え、この第２のゲート
    電極には第２の側壁スペーサが形成され、 更に、上記第２ゲート電極に隣接して形成された第２の
    ＬＤＤ領域及びポケット領域を有する第２のソース／ド
    レイン領域も備え、上記第２のＬＤＤ領域は、上記第２
    のゲート電極の下に横たわる部分と、上記第２の側壁ス
    ペーサの下に横たわる部分とを含み、上記ポケット領域
    は、上記第２のゲート電極の下に横たわる上記第２のＬ
    ＤＤ領域の部分の下に形成され、 上記第２のゲート電極の下に横たわる上記第２のＬＤＤ
    領域の部分は、上記第２の側壁スペーサの下に横たわる
    上記第２のＬＤＤ領域の部分より長いことを特徴とする
    半導体集積回路デバイス。
  15. 【請求項１５】 上記ポケット領域は、パンチスルース
    トッパである請求項１４に記載のデバイス。
  16. 【請求項１６】 上記ポケット領域及び上記第１のＬＤ
    Ｄ領域は、同じインプランテーション段階中に形成され
    る請求項１４に記載のデバイス。
  17. 【請求項１７】 上記第１導電型の不純物はＰ型であ
    り、そして上記第２導電型の不純物はＮ型である請求項
    １４に記載のデバイス。
  18. 【請求項１８】 上記ポケット領域は上記Ｎ型である請
    求項１７に記載のデバイス。
  19. 【請求項１９】 上記第１ゲート電極の下に横たわる上
    記第１ＬＤＤの部分は、約０．０９μｍの長さに延びる
    請求項１４に記載のデバイス。
  20. 【請求項２０】 上記第２ゲート電極の下に横たわる上
    記第２ＬＤＤの部分は、約０．１１５μｍの長さに延び
    る請求項１４に記載のデバイス。
  21. 【請求項２１】 ＣＭＯＳ集積回路デバイスを製造する
    方法において、 Ｐ型井戸領域と、Ｎ型井戸領域と、これらのＰ型井戸領
    域及びＮ型井戸領域の上に横たわるゲート酸化物層と、
    Ｐ型井戸領域上の第１ゲート電極と、Ｎ型井戸領域上の
    第２ゲート電極とを含む部分的に完成した半導体基体を
    用意し、 第１のＮ型不純物を、上記第１ゲート電極及び上記第２
    ゲート電極の垂線から約２０°以上の角度で上記Ｐ型井
    戸領域及びＮ型井戸領域へインプランテーションし、こ
    の第１のＮ型インプランテーション段階は、上記第１ゲ
    ート電極及び第２ゲート電極の下の領域に貫通し、そし
    て上記Ｎ型井戸領域に埋設領域をそして上記Ｐ型井戸領
    域にＬＤＤ領域を形成し、 上記第１ゲート電極及び第２ゲート電極の縁に側壁スペ
    ーサを形成し、 上記第１ゲート電極の垂線から約７°以下の角度で上記
    Ｐ型井戸領域へ第２のＮ型不純物をインプランテーショ
    ンし、この第２のインプランテーションは、第１のＮ型
    インプランテーションよりもドーズ量が多く、 上記第２ゲート電極の垂線から約７°以下の角度で第１
    のＰ型不純物をインプランテーションし、そして上記第
    ２ゲート電極の垂線から約２０°以上の角度で第２のＰ
    型不純物をインプランテーションし、この第２のＰ型イ
    ンプランテーションは、上記第１のＰ型インプランテー
    ションよりもドーズ量が少なく、上記第２のゲート電極
    より下の領域に貫通することを特徴とする方法。
JP7328693A 1994-12-16 1995-12-18 軽くドープしたドレイン領域を形成する方法 Pending JPH08222645A (ja)

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