JPH02216563A - 連想メモリ装置 - Google Patents
連想メモリ装置Info
- Publication number
- JPH02216563A JPH02216563A JP1037449A JP3744989A JPH02216563A JP H02216563 A JPH02216563 A JP H02216563A JP 1037449 A JP1037449 A JP 1037449A JP 3744989 A JP3744989 A JP 3744989A JP H02216563 A JPH02216563 A JP H02216563A
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- JP
- Japan
- Prior art keywords
- data
- error detection
- detection code
- associative memory
- bit
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 40
- 238000004364 calculation method Methods 0.000 claims description 14
- 230000006870 function Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ装置に関し、特に連想メモリ装置に関す
る。
る。
従来の連想メモリ装置は、データの記憶手段と、入力デ
ータと登録データとの比較子′段と、その比較結果を一
致信号として出力する手段とを有しているが、データ比
較動作のチエツク機能を有していない。
ータと登録データとの比較子′段と、その比較結果を一
致信号として出力する手段とを有しているが、データ比
較動作のチエツク機能を有していない。
上述した従来の連想メモリ装置は、データ比較動作のチ
エツク手段を有していないので、比較動作の信頼性はデ
バイスの信頼性に依存し、このため比較動作のエラーを
検出できない欠点がある。
エツク手段を有していないので、比較動作の信頼性はデ
バイスの信頼性に依存し、このため比較動作のエラーを
検出できない欠点がある。
本発明は１ビットのデータを記憶する手段と、ビット線
に入力されたデータと記憶されているデータとを比較す
る手段と、比較した結果を一致信号として出力する手段
とを有する連想メモリセルをワード方向にＮビット接続
し、ビット線方向にＭワード接続したＮビット×Ｍワー
ドの連想メモリ装置に於て、入力されたＮとットデータ
の誤り検出符号を生成できる誤り検出符号演算回路をビ
ット線に接続し、データ登録時に誤り検出符号演算回路
により生成された誤り検出符号を登録できかつデータ比
較動作時に入力されたデータから生成された誤り検出符
号と登録されている誤り検出符号を比較することのでき
るＬビットの連想メモリをＭワード分ビット線方向に接
続し、誤り検出符号を登録する連想メモリの各ワードの
一致信号と自己の一致信号とのデータ比較動作の間オン
状態となるＭＯＳトランジスタを介して接続しデータ比
較動作に於て入力データと入力データを基に誤り検出符
号演算回路で生成された誤り検出符号をそれぞれデータ
登録用連想メモリと登録データの誤り検出符号登録用連
想メモリとで比較して両者が一致した場合に一致信号を
出力することによりデータ比較動作の正常性の検証を行
う構成である。
に入力されたデータと記憶されているデータとを比較す
る手段と、比較した結果を一致信号として出力する手段
とを有する連想メモリセルをワード方向にＮビット接続
し、ビット線方向にＭワード接続したＮビット×Ｍワー
ドの連想メモリ装置に於て、入力されたＮとットデータ
の誤り検出符号を生成できる誤り検出符号演算回路をビ
ット線に接続し、データ登録時に誤り検出符号演算回路
により生成された誤り検出符号を登録できかつデータ比
較動作時に入力されたデータから生成された誤り検出符
号と登録されている誤り検出符号を比較することのでき
るＬビットの連想メモリをＭワード分ビット線方向に接
続し、誤り検出符号を登録する連想メモリの各ワードの
一致信号と自己の一致信号とのデータ比較動作の間オン
状態となるＭＯＳトランジスタを介して接続しデータ比
較動作に於て入力データと入力データを基に誤り検出符
号演算回路で生成された誤り検出符号をそれぞれデータ
登録用連想メモリと登録データの誤り検出符号登録用連
想メモリとで比較して両者が一致した場合に一致信号を
出力することによりデータ比較動作の正常性の検証を行
う構成である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の１ワ一ド分の一実施例である。Ｎビッ
トの連想メモリ１２とＬビット連想メモリ１５のワード
線１６は共通であり、Ｎビット連想メモリ一致信号１８
とＬビット連想メモリ１５の誤り検出符号用連想メモリ
一致信号１７はデータ比較動作中のみオン状態となるＭ
ＯＳトランジスタ１９により接続され、誤り検出符号演
算回路１−３へのデータ入力はＮビット連想メモリ１２
と共通したＮとットデータ（ビット線）１１で行われ、
演算結果をＬビット連想メモリ１５へ誤り検出符号１４
により入力することができる誤り検出機能付き連想メモ
リ装置に於て、ワード線１６を制御することでＮビット
連想メモリ１２にデータを登録すると同時に、入力され
たＮビットデータ１１の誤り検出符号１４を誤り検出符
号演算回路１３により生成し、Ｌビット連想メモリ１５
へ登録する。データ比較動作では、Ｎとットデータ１１
からデータをＮビット連想メモリ１２、誤り検出符号演
算回路１３へ入力することで、Ｎビット連想メモリ１２
では入力データと登録データとの比較を行い一致した場
合、Ｎビット連想メモリ一致信号１８（論理値“１”）
を出力し、Ｌビット連想メモリ１５では、誤り検出符号
演算回路１３により生成された誤り検出符号１４と登録
データの誤り検出符号との比較を行い、−致した場合、
誤り検出符号用連想メモリ一致信号１７（論理値゛１°
°）を出力する。データ比較動作では、ＭｏＳトランジ
スタ１９はオン状態となるのでＬビット連想メモリ及び
Ｎビット連想メモリでの比較動作が一致した時のみ、Ｎ
ビット連想メモリ一致信号１８が出力（論理値“１゛′
）される。つまり、何れか一方でも一致しない場合、Ｎ
ビット連想メモリ一致信号１８は論理値“０°′を出力
する。なお、第１図で示した１ワードの連想メモリをビ
ット線方向に接続することで誤り検出符号演算回路を共
有化して連想メモリの容量だけを増やせることは、容易
に推測できる。
トの連想メモリ１２とＬビット連想メモリ１５のワード
線１６は共通であり、Ｎビット連想メモリ一致信号１８
とＬビット連想メモリ１５の誤り検出符号用連想メモリ
一致信号１７はデータ比較動作中のみオン状態となるＭ
ＯＳトランジスタ１９により接続され、誤り検出符号演
算回路１−３へのデータ入力はＮビット連想メモリ１２
と共通したＮとットデータ（ビット線）１１で行われ、
演算結果をＬビット連想メモリ１５へ誤り検出符号１４
により入力することができる誤り検出機能付き連想メモ
リ装置に於て、ワード線１６を制御することでＮビット
連想メモリ１２にデータを登録すると同時に、入力され
たＮビットデータ１１の誤り検出符号１４を誤り検出符
号演算回路１３により生成し、Ｌビット連想メモリ１５
へ登録する。データ比較動作では、Ｎとットデータ１１
からデータをＮビット連想メモリ１２、誤り検出符号演
算回路１３へ入力することで、Ｎビット連想メモリ１２
では入力データと登録データとの比較を行い一致した場
合、Ｎビット連想メモリ一致信号１８（論理値“１”）
を出力し、Ｌビット連想メモリ１５では、誤り検出符号
演算回路１３により生成された誤り検出符号１４と登録
データの誤り検出符号との比較を行い、−致した場合、
誤り検出符号用連想メモリ一致信号１７（論理値゛１°
°）を出力する。データ比較動作では、ＭｏＳトランジ
スタ１９はオン状態となるのでＬビット連想メモリ及び
Ｎビット連想メモリでの比較動作が一致した時のみ、Ｎ
ビット連想メモリ一致信号１８が出力（論理値“１゛′
）される。つまり、何れか一方でも一致しない場合、Ｎ
ビット連想メモリ一致信号１８は論理値“０°′を出力
する。なお、第１図で示した１ワードの連想メモリをビ
ット線方向に接続することで誤り検出符号演算回路を共
有化して連想メモリの容量だけを増やせることは、容易
に推測できる。
以上説明したように、本発明によれば、データの登録及
び比較動作用連想メモリにデータの比較動作をチエツク
するための誤り検出符号用連想メモリをＭｏＳトランジ
スタを介して接続し、入力されたデータに対するデータ
比較動作の外に、誤り検出符号演算回路により入力デー
タの誤り検出符号を生成して、登録データの誤り検出符
号と比較することにより、連想メモリの比較動作の信頼
性をデータの比較だけを行う場合よりも向上させること
ができる。
び比較動作用連想メモリにデータの比較動作をチエツク
するための誤り検出符号用連想メモリをＭｏＳトランジ
スタを介して接続し、入力されたデータに対するデータ
比較動作の外に、誤り検出符号演算回路により入力デー
タの誤り検出符号を生成して、登録データの誤り検出符
号と比較することにより、連想メモリの比較動作の信頼
性をデータの比較だけを行う場合よりも向上させること
ができる。
第１図は本発明の一実施例における１ワードのデータ比
較動作のチエツク機能を有する連想メモリ装置を示す図
である。 １１・・・Ｎビットデータ（ビット線）、１２・・・Ｎ
ビット連想メモリ、１３・・・誤り検出符号演算回路、
１４・・・誤り検出符号、１５・・・Ｌビット連想メモ
リ、１６・・・ワード線、１７・・・誤り検出符号用連
想メモリ一致信号、１８・・・Ｎビット連想メモリー致
信号、１９・・・ＭＯＳトランジスタ。
較動作のチエツク機能を有する連想メモリ装置を示す図
である。 １１・・・Ｎビットデータ（ビット線）、１２・・・Ｎ
ビット連想メモリ、１３・・・誤り検出符号演算回路、
１４・・・誤り検出符号、１５・・・Ｌビット連想メモ
リ、１６・・・ワード線、１７・・・誤り検出符号用連
想メモリ一致信号、１８・・・Ｎビット連想メモリー致
信号、１９・・・ＭＯＳトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ビットのデータを記憶する手段と、ビット線に入力さ
れたデータと記憶されているデータとを比較する手段と
、比較した結果を一致信号として出力する手段とを有す
る連想メモリセルをワード方向にＮビット接続し、ビッ
ト線方向にＭワード接続したＮビット×Ｍワードの連想
メモリ装置に於て、 入力されたＮビットデータの誤り検出符号を生成できる
誤り検出符号演算回路をビット線に接続し、データ登録
時に誤り検出符号演算回路により生成された誤り検出符
号を登録できかつデータ比較動作時に入力されたデータ
から生成された誤り検出符号と登録されている誤り検出
符号を比較することのできるＬビットの連想メモリをＭ
ワード分ビット線方向に接続し、誤り検出符号を登録す
る連想メモリの各ワードの一致信号と自己の一致信号と
のデータ比較動作の間オン状態となるＭＯＳトランジス
タを介して接続しデータ比較動作に於て入力データと入
力データを基に誤り検出符号演算回路で生成された誤り
検出符号をそれぞれデータ登録用連想メモリと登録デー
タの誤り検出符号登録用連想メモリとで比較して両者が
一致した場合に一致信号を出力することによりデータ比
較動作の正常性の検証を行うことを特徴とする連想メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037449A JPH02216563A (ja) | 1989-02-16 | 1989-02-16 | 連想メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037449A JPH02216563A (ja) | 1989-02-16 | 1989-02-16 | 連想メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02216563A true JPH02216563A (ja) | 1990-08-29 |
Family
ID=12497811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037449A Pending JPH02216563A (ja) | 1989-02-16 | 1989-02-16 | 連想メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02216563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028478A (ja) * | 2009-07-24 | 2011-02-10 | Nec Computertechno Ltd | 誤り訂正回路、誤り訂正方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51103738A (en) * | 1975-03-08 | 1976-09-13 | Hitachi Ltd | Rensokiokusochino godosakenshutsuhoshiki |
| JPS63177242A (ja) * | 1987-01-19 | 1988-07-21 | Hitachi Ltd | 連想メモリのパリテイチエツク方法 |
-
1989
- 1989-02-16 JP JP1037449A patent/JPH02216563A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51103738A (en) * | 1975-03-08 | 1976-09-13 | Hitachi Ltd | Rensokiokusochino godosakenshutsuhoshiki |
| JPS63177242A (ja) * | 1987-01-19 | 1988-07-21 | Hitachi Ltd | 連想メモリのパリテイチエツク方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028478A (ja) * | 2009-07-24 | 2011-02-10 | Nec Computertechno Ltd | 誤り訂正回路、誤り訂正方法 |
| US8621326B2 (en) | 2009-07-24 | 2013-12-31 | Nec Corporation | Error correction circuit and error correction method |
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