JPH0316655B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、記憶モジユール内にデータと誤り検
出・訂正ビツトとパリテイビツトとを共存させ、
データの誤り検出・訂正を行う記憶装置に関し、
更に詳しくは、部分書込み（パーシヤル・ライ
ト）時にパリテイエラーが検出されなければ直ち
に書込みサイクルに切換えて記憶モジユールから
の読出しデータと実際に書込むべきデータとでワ
ードを構成し記憶モジユールに書込むことによ
り、アクセスタイムの短縮と信頼性の向上を実現
する記憶装置に関するものである。

［従来の技術］ コンピユータシステムは、情報処理量が大規模
化し、またサービス形態がオンライン・リアルタ
イム処理へと発展するにつれて、ますます高信頼
度と高速化が要求される。このためにはデータの
記憶動作や入出力動作が高速であり且つ高信頼性
を有する記憶装置が必要となる。

記憶装置を高信頼度化する技術として、誤り検
出・訂正（ECC）回路を組み込み、記憶モジユ
ールから読出した情報について誤りの有無を検査
し、誤りが有る場合には訂正する機能を有するも
のがある。

また記憶モジユール内にデータと共にパリテイ
ビツトを記憶させ、読出し時にパリテイチエツク
を行つて誤りの検出を行うものもある。

［発明が解決しようとする問題点］ 誤り検出・訂正回路には様々な方式があるが、
主記記憶装置では高速性が要求されることから単
一誤り訂正・２重誤り検出コードが用いられるこ
とが多い。しかしこの誤り検出・訂正コードを用
いても誤りの検出・訂正を行うための時間が必要
であり、記憶装置を高速化する上で大きな障害と
なつている。

例えば１ワード＝32ビツト（４バイト）＋ECC
ビツト（７ビツト）構成の記憶装置の場合、必ず
しも常に32ビツトでアクセスするとは限らない。
マイクロプロセツサの命令等で記憶装置への書込
み動作のバイト長はランダム（１、２、３…バイ
トであり、１ワードのあるバイトだけを書き換え
る動作（これを「部分書込み」という）が必要に
なる。特にこのような部分書込み動作の場合に
は、通常、以下のようなアクセス手順によるため
アクセスタイムが長くなる問題がある。

(1) 記憶モジユールからデータを読出す（メモ
リ・リードサイクル）。

(2) 読出したデータを誤り検出・訂正回路に入力
し、データの検査をおこなう。

(3) 誤り検出・訂正回路の出力データと実際に書
込むべきデータとを組み合わせてワードを構成
する。

(4) このようにして構成したデータを記憶モジユ
ールに書込む（メモリ・ライトサイクル）。

これに対してパリテイチエツクによつて誤りを
検出する方式は、通常動作時のアクセスタイムの
高速化を図ることができるが、誤りの検出しか行
わないからパリテイエラーが生じただけでシステ
ムダウンになつてしまう虞れがあり、信頼性の高
い記憶装置を実現することはできない。パリテイ
エラーが検出されると、誤り検出あるいは内容の
報告と記憶保持を行い、以降の動作が一旦打ち切
られるからである。

本発明の目的は、上記のような従来技術の欠点
を解消し、高信頼性で且つ部分書込み時における
高速動作を動作に実現できるような記憶装置を提
供することにある。

［問題点を解決するための手段］ 上記のような目的を達成することのできる本発
明は、誤り検出・訂正ビツトとパリテイビツトが
データと共存する記憶モジユールを用い、パリテ
イツエツクを誤り検出・訂正動作に優先させ、パ
リテイエラーが発生した時のみ誤り検出・訂正回
路でデータの訂正を行うようにした記憶装置であ
る。

本発明に係る記憶装置は、データと誤り検出・
訂正ビツトとパリテイビツトが記憶される記憶モ
ジユールと、記憶モジユールへのパリテイビツト
書込み手段と、記憶モジユールから読出した情報
のパリテイチエツク手段と、記憶モジユールへの
誤り検出・訂正ビツトの書込みおよび記憶モジユ
ールから読出したデータの誤り検出・訂正を行う
誤り検出・訂正回路と、データバスからの書込み
データと誤り検出・訂正回路からの出力データと
を選択して出力する第１のマルチプレクサと、該
第１のマルチプレクサの出力を保持する書込みデ
ータレジスタと、書込みデータレジスタの出力と
前記記憶モジユールからの読出しデータとを選択
して誤り検出・訂正回路に供給する第２のマルチ
プレクサを具備している。

記憶モジユールへの部分書込み時に、記憶モジ
ユールからの読出し情報にパリテイエラーが無け
れば直ちに書込みサイクルに切換えて記憶モジユ
ールからの読出しデータと実際に書込むべきデー
タとでワードを構成し、パリテイエラーが生じた
時には記憶モジユールからの読出しデータを誤り
検出・訂正回路に入力し訂正したデータと実際に
書込むべきデータとでワードを構成する。

［作用］ 本記憶装置における部分書込みのアクセス手順
は次の如くである。

() 記憶モジユールから情報を読出しパリテイ
チエツクを行う（メモリ・リードサイクル）。
このステツプで万一パリテイエラーが検出され
た場合には、従来技術と同様の手順となる。

(a) 読出したデータを誤り検出・訂正回路に
入力し、データの誤り検出と訂正を行う。

(a) 訂正したデータと実際に書込むべきデー
タとを組み合わせてワード構成を行い、再度誤
り検出・訂正回路に入力する。

(a) 誤り検出・訂正回路を通したデータと誤
り検出・訂正ビツト（誤り検出・訂正回路で発
生）でパリテイビツトを作成する。そしてデー
タ、誤り検出・訂正ビツト、パリテイビツトを
記憶モジユールに書込む。

正常動作では前記のステツプでパリテイエラ
ーは検出されない。この場合には、前記のステ
ツプが省略され、 (b) 記憶モジユールから読出したデータと実
際に書込むべきデータとを組み合わせてワード
構成を行い誤り検出・訂正回路に入力する。

(b) 誤り検出・訂正回路を通したデータと誤
り検出・訂正ビツトでパリテイビツトを作成す
る。そしてデータ、誤り検出・訂正ビツト、パ
リテイビツトを記憶モジユールに書込む（前記
ａのステツプと同じ）。

このように、正常動作時には、記憶モジユール
から読出したデータと実際に書込むべきデータと
でワード構成を行うので、誤り検出・訂正回路で
のデータチエツクのための時間的損失がなくなり
高速化を図ることができる。

また万一異常が生じた時には誤り検出・訂正回
路の動作によつて誤り検出とその訂正が行われる
ため、高い信頼性を維持することができる。

［実施例］ 第１図は本発明に係る記憶装置の一実施例を示
すブロツク図である。多数の記憶素子の集合体で
ある記憶モジユール１０は、その一部がデータ領
域１０ａ，１０ｂであり、残りは誤り検出・訂正
ビツト用領域１０ｃ及びパリテイビツト用領域１
０ｄとなる。つまり本発明では記憶モジユール１
０内にデータビツトと誤り検出・訂正ビツトとパ
リテイビツトとが共存している状態にある。

本発明はこのような記憶モジユール１０と、記
憶モジユール１０へのパリテイビツト書込み手段
１２と、記憶モジユール１０から読出した情報の
パリテイチエツク手段１４と、記憶モジユール１
０への誤り検出・訂正ビツトの書込み及び記憶モ
ジユール１０から読出したデータの誤り検出・訂
正を行う誤り検出・訂正回路（ECC）１６を具
備している。更にデータバス１８からの書込みデ
ータと誤り検出・訂正回路１６からの出力データ
とを選択して出力する第１のマルチプレクサ２０
と、該第１のマルチプレクサ２０の出力を保持す
る書込みデータレジスタ２２と、書込みデータレ
ジスタ２２の出力と前記記憶モジユール１０から
の読出しデータとを選択して誤り検出・訂正回路
１６に供給する第２のマルチプレクサ２４を備え
ている。

この実施例では記憶モジユール１０からのデー
タ及び誤り検出・訂正ビツトは一旦読出しデータ
レジスタ２６でラツチされる。従つてこの読出し
データレジスタ１６もデータ領域（上位は２６
ａ、下位は２６ｂ）と誤り検出・訂正コード領域
２６ｃとを有する。そしてこの読出しデータレジ
スタ２６の出力が第２のマルチプレクサ２４（上
位は２４ａ、下位は２４ｂ）、誤り検出・訂正回
路１６、及び読出し用の第３のマルチプレクサ２
８に供給される。

誤り検出・訂正回路１６は、単一誤り訂正・２
重誤り検出方式が用いられており、２重誤りの検
出信号は割込み発生回路（図示せず）に送られ割
り込み信号を発生する。第３のマルチプレクサ２
８の出力はドライバ３０を介してデータバス１８
に供給され、逆にデータバス１８によつて送られ
てきたデータはレシーバ３２を介して第１のマル
チプレクサ２０に送られる。

次に本記憶装置の動作について説明する。

全桁書込み（フルライト）時 データバス１８で送られてきたデータはレシ
ーバ３２、第１のマルチプレクサ２０を介して
書込みデータレジスタ２２にラツチされる。そ
の出力は第２のマルチプレクサ２４を通つて誤
り検出・訂正回路１６に送られる。誤り検出・
訂正回路１６からのデータ及び誤り検出・訂正
ビツトによつてパリテイビツト書込み手段１２
でパリテイビツトを作成し、前記データと誤り
検出・訂正ビツトとパリテイビツトとが記憶モ
ジユール１０の所定の領域に書込まれる。

上位桁部分書込み時 データバス１８で送られてきた上位データを
レシーバ３２、第１のマルチプレクサ２０を介
して書込みデータレジスタ２２の上位側２２ａ
にラツチし、また記憶モジユール１０からのデ
ータを読出しデータレジスタ２６にラツチす
る。この時、記憶モジユール１０からの読出し
情報をパリテイチエツク手段１４に送り、パリ
テイチエツクを行う。パリテイチエツクの結果
によつて次の二つのデータフローに分かれる。

(‐1) パリテイエラー無し： パリテイエラー信号をインバータ３４によ
つて反転した信号（パリテイエラー無しを示
す信号）とPWTU（上位桁書込み）信号とが
アンド回路３６ａに送られ、それによつて制
御された読出しデータレジスタ２６ｂの下位
データと、書込みデータレジスタ２２ａの上
位データとで第２のマルチプレクサ２４によ
りワード構成が行われる。ワード構成したデ
ータが誤り検出・訂正回路１６に入力する。
これ以降は前記の全桁書込みのデータフロ
ーと同じである。誤り検出・訂正回路１６か
らのデータ及び誤り検出・訂正ビツトはパリ
テイビツト書込み手段１２に送られパリテイ
ビツトを作成し、前記データと誤り検出・訂
正ビツトとパリテイビツトとを記憶モジユー
ル１０の所定の領域に書込む。

(‐2) パリテイエラー発生時： 読出しデータレジスタ２６の出力を第２の
マルチプレクサ２６を介して、また誤り検
出・訂正ビツトを直接誤り検出・訂正回路１
６に入力する。そして誤り検出・訂正回路１
６にてデータの訂正を行う。訂正されたデー
タを第１のマルチプレクサ２０を介して書込
みデータレジスタ２２の下位側２２ｂにラツ
チする。ラツチしたデータを第２のマルチプ
レクサ２４を介して誤り検出・訂正回路１６
に再度入力する。これ以降はの全桁書込み
のデータフローと同じであり、誤り検出・訂
正回路１６からのデータ及び誤り検出・訂正
ビツトはパリテイビツト書込み手段１２に送
られパリテイビツトを発生させ、前記データ
と誤り検出・訂正ビツトとパリテイビツトと
を記憶モジユール１０の所定の領域に書込
む。

なお２ビツトエラーの検出は、記憶素子のアク
セス禁止時間（第２図参照）でラツチデータを
誤り検出・訂正回路１６に入力することにより
行う。

下位桁部分書込み時 基本的には上記で述べた上位桁部分書込み
時と同様である。データバス１８から送られて
きた下位データは書込みデータレジスタ２２の
下位側２２ｂにラツチされる。記憶モジユール
１０からのデータは読出しデータレジスタ２６
にラツチされる。この時、記憶モジユール１０
からの読出し情報のパリテイチエツクが行わ
れ、その結果によつて、次の二つのデータフロ
ーに分かれる。

(‐1) パリテイエラー無し： パリエイエラー信号をインバータ３４で反
転した信号とPWTL（下位桁書込み）信号と
がアンド回路３６ｂに送られ、それによつて
制御された読出しデータレジスタ２６ａの上
位データと、書込みデータレジスタ２２ｂの
下位データとで第２のマルチプレクサ２４に
よりワード構成が行われる。ワード構成した
データが誤り検出・訂正回路１６に入力す
る。これ以降はの全桁書込みのデータフロ
ーと同じである。

(‐2) パリテイエラー発生時： 読出しデータレジスタ２６の出力を第２の
マルチプレクサ２６を介して、また誤り検
出・訂正ビツトを直接誤り検出・訂正回路１
６に入力する。そして誤り検出・訂正回路１
６にてデータの訂正を行い訂正されたデータ
を第１のマルチプレクサ２０を介して書込み
データレジスタ２２の上位側２２ａにラツチ
する。ラツチしたデータを第２のマルチプレ
クサ２４を介して誤り検出・訂正回路１６に
再度入力する。これ以降はの全桁書込みの
データフローと同じである。

第２図は書込み時におけるタイムチヤート
である。ここで信号＊MWTCはプロセツサ
が記憶装置に対して発行する負論理のメモリ
書込み指令信号、符号＊XACKは記憶装置
が書込み動作を開始したことをプロセツサ側
に通知する負論理の応答信号、符号＊RAS，
＊CASは記憶素子に対してのアドレス切換
えを指示する負論理の信号、符号＊WEは記
憶素子に対する負論理の書込み信号である。

同図Ａはパリテイエラーが発生した時の部
分書込み動作を示し、同図Ｂはパリテイエラ
ーが無い時の部分書込み動作を示す。両者を
比較すれば明らかなように、同図Ｂの場合は
同図Ａに対して時間Ｔだけ＊WE信号が早く
生じ、＊RAS，＊CAS，＊WEの立上がりが
早くなつている。これは同図Ａの（ECC
…誤り検出・訂正回路によるデータチエツ
ク）の期間が同図Ｂでは省かれているからで
ある。このようにして本発明では正常時（パ
リテイエラー無し）の高速化を実現している
のである。

読出し時 記憶モジユール１０からの読出し時には、読
出したデータと誤り検出・訂正ビツトとが読出
しデータレジスタ２６にセツトされると同時
に、読出された情報がパリエチチエツク手段１
４でパリテイチエツクされる。読出しデータレ
ジスタ２６の出力は第３のマルチプレクサ２８
と誤り検出・訂正回路１６とに入力される。パ
リテイエラーが検出されなければ読出しデータ
レジスタ２０からのデータがそのまま第３のマ
ルチプレクサ２８で有効とされドライバ３０を
介してデータバス１８に送出される。もしパリ
テイエラーが検出されたならば誤り検出・訂正
回路１６からの出力が第３のマルチプレクサ２
８で有効とされ、訂正されたデータがドライバ
３０によつてデータバス１８に送出される。な
お２ビツト以上のエラーが生じた時には割込み
発生回路（図示せず）に信号が送られ割込み信
号を発生してプロセツサに通知する。

以上本発明の好ましい一実施例について詳述し
たが、本発明はかかる構成のみに限定されるもの
でないこと無論である。記憶モジユールはデータ
と誤り検出・訂正ビツトとパリテイビツトを記憶
させうる領域を有していればよく、必ずしも物理
的に単一の記憶モジユールを必要とするものでは
ない。誤り検出・訂正回路における誤り検出・訂
正方式は単一誤り訂正・２重誤り検出方式に限ら
れるものではなく、任意の誤り検出・訂正方式を
採用しうる。

［発明の効果］ 本発明は上記のように記憶モジユールにデータ
と誤り検出・訂正ビツトとパリテイビツトを記憶
させ、パリテイチエツク手段と誤り検出・訂正回
路を設けてマルチプレクサによつてデータを選択
制御しているから、部分書込み動作において、正
常時（パリテイエラーがない時）には誤り検出・
訂正動作を省略した分だけ高速動作が実現できる
し、また異常時（パリテイエラーが発生した時）
でも以降の動作が打ち切られることなく誤り検
出・訂正回路を通つた訂正済みのデータが使用さ
れるため高い信頼性が実現できる。

従つて本発明による記憶装置は、高速性と高信
頼性とを兼ね備えており、大量の情報をリアルタ
イムで処理するような場合にシステムの高性能化
を図ることができると共にエラーの発生によるシ
ステムダウンを最小限度に抑えることができる優
れた効果を有するものである。

【図面の簡単な説明】

第１図は本発明に係る記憶装置の一実施例を示
すブロツク図、第２図はその部分書込み動作のタ
イムチヤートである。 １０……記憶モジユール、１２……パリテイビ
ツト書込み手段、１４……パリテイチエツク手
段、１６……誤り検出・訂正回路、１８……デー
タバス、２０……第１のマルチプレクサ、２２…
…書込みデータレジスタ、２４……第２のマルチ
プレクサ。

Claims (1)

【特許請求の範囲】
1. １ データと誤り検出・訂正ビツトとパリテイビ
   ツトが記憶される記憶モジユールと、記憶モジユ
   ールへのパリテイビツト書込み手段と、記憶モジ
   ユールから読出した情報のパリテイチエツク手段
   と、記憶モジユールへの誤り検出・訂正ビツトの
   書込みおよび記憶モジユールから読出したデータ
   の誤り検出・訂正を行う誤り検出・訂正回路と、
   データバスからの書込みデータと誤り検出・訂正
   回路からの出力データとを選択して出力する第１
   のマルチプレクサと、該第１のマルチプレクサの
   出力を保持する書込みデータレジスタと、書込み
   データレジスタの出力と前記記憶モジユールから
   の読出しデータとを選択して誤り検出・訂正回路
   に供給する第２のマルチプレクサを具備し、部分
   書込み時に、記憶モジユールからの読出し情報に
   パリテイエラーが無ければ書込みサイクルに切換
   えて記憶モジユールからの読出しデータと実際に
   書込むべきデータとでワードを構成し、パリテイ
   エラーが生じた時には記憶モジユールからの読出
   しデータを誤り検出・訂正回路に入力し訂正した
   データと実際に書込むべきデータとでワードを構
   成することを特徴とする記憶装置。