JPH02216918A - スイッチ情報処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、種々の装置類の各種の機能を選択するために
使用されるスイッチ情報、つまり複数の機能選択スイッ
チの０Ｎ／ＯＦ’Ｆ状態であるスイッチ情報を処理する
スイッチ情報処理方式で、殊に、ｍ＊ｎ個のスイッチが
ｍ個のスイッチを含むｎ個のグループに分けられ、各グ
ループ中の各スイッチは、一端が入力線としてＩ／Ｏポ
ートにそれぞれ接続され、他端がまとめて１本とされた
コモン信号線としてデコーダ回路の出力信号に接続され
、そしてデコーダ回路の入力信号にてｎ個のグループに
対・応するｎ本のコモン信号線中からいずれかが選択さ
れることによりｍ＊ｎ個のスイッチのスイッチ情報がＩ
／Ｏポートに入力されるスイッチ情報処理方式に関する
ものである。

〈従来の技術〉 例えば、プリンタの場合であると、頁長選択、受信速度
の選択あるいは特定符号の有効／無効などの機能の選択
等を行うために、各種の機能選択スイッチが制御部等の
プリント基板上に設けられている。

ところで、最近ユーザからの機能向上要求により、文字
種の選択や国別対応等非常に多種の機能の選択が必要と
されるようになり、機能選択スイッチの数が非常に多く
なってきている。

このような各種の機能の選択を伝えるものとしては、例
えば、デイツプ・スイッチがよく用いられている。そし
て、各種の機能をデイツプ・スイッチのＯＮ／Ｏ　Ｆ　
Ｆ状態に割り付け、その状態をスイッチ情報として入力
回路であるＩ／Ｏポートに取り込むスイッチ情報処理方
式としては、第４図に示すような回路によるものがある
。

第４図におけるＣＰＵＩは、汎用マイクロプロセッサ８
０８５であり、プログラムＲＯＭ２を読出して解読実行
し、スイッチ情報回路１１より各スイッチのスイッチ情
報をＩ／Ｏポート１２に入力し、ＲＡＭ３の所定番地に
記憶する。また、ＣＰＵ１のアドレス／データバスの下
位ＡＤＯ〜ＡＤ７は、ＣＰＵ１のクロックによるマシン
サイクルに応じて、前半をアドレスバス、後半をデータ
バスとして分割されている。即ち、このＡＤＯ〜ＡＤ７
は、アドレスバスを固定するためのＤタイプラッチ４　
（７４ＬＳ３７３）によりＣＰＵＩのアドレスラッチイ
ネーブル（ＡＬＥ）信号の立下がりエツジでラッチ固定
され、上位のＡ８〜Ａ１５と共にアドレスバスＡＯ〜Ａ
１５としてＲＯＭ２やＲＡＭ３に接続されている。

スイッチ情報回路１１のＤＳＩ〜ＤＳｎはｎ個のデイツ
プ・スイッチであり、各スイッチにはｍ個、この例では
最大８個のスイッチＳが独立して内蔵されている。例え
ば、ＤＳＩに注目した場合、８個のスイッチＳのそれぞ
れの一端は、複数の抵抗器Ｒが独立してモジュール（集
積）化されたプルアップ抵抗器ＭＲの各抵抗器Ｒに接続
され、さらに０ＭＯ８の反転回路１３に接続されている
。

そして、この反転回路の出力はＩ／Ｏポート１２の入力
ポートＰＢＯ−ＰＢ７に接続されている。

以下ＤＳ２からＤＳｎについても同様である。他方、Ｄ
ＳＩの８個のスイッチＳの各他端は各々独立してダイオ
ードＤのアノード（Ａ）側に接続され、ダイオードＤの
カソード（Ｋ）側は相互にまとめて接続された一本のコ
モン信号線としてデコーダ回路１４の出力に接続されて
いる。以下ＤＳ２からＤＳｎについても同様であり、こ
の回路例ではｎ＝８まで接続できる回路構成となってい
る。

そしてさらに、デコーダ回路１４の出力を選択する信号
、即ちデコーダ回路１４の入力信号は■／Ｏポート１２
の出力ポートＰＡＯ〜ＰＡ２に接続されている。

この回路において、例えば、デイツプ・スイッチＤＳＩ
が選択される場合について見ると以下の通りである。

即ち、デコーダ回路の入力信号をＡ＝“Ｌ”Ｂ＝″Ｌ”
　、Ｃ＝　”Ｌ”　とＬ、Ｉ／Ｏポート１２の出力ポー
トＰＡＯ〜ＰＡ２より論理を指定すると、デコーダ回路
１４の出力端子０には論理“Ｌ”が出力され、ＤＳＩの
ダイオードＤのに側が“Ｌ”となり、デイツプ・スイッ
チＤＳＬが選択される。

そして、この時、ＤＳＩの１番のスイッチがＯＮ状態で
あれば“Ｌ”レベルに近似した状態であるため、この“
Ｌ”レベルに近似した状態は、０ＭＯ８の反転回路１３
の入力端子へ入力され、その後反転されてＩＣの論理レ
ベルに整形され、スイッチＯＮ状態である論理″Ｈ″と
してＩ／Ｏポート１２のＰＢＯに入力される。

また、例えばＤＳＬの８番のスイッチがＯＦＦ状態であ
れば、デコーダ回路の出力端子０の“Ｌ”レベルはスイ
ッチと切り離された状態であり、プルアップ抵抗器ＭＲ
の供給型ｆ＋５Ｖが抵抗器を通してそのまま０ＭＯ８の
反転回路１３の入力端子に“Ｈ”レベル状態として入力
され、その後反転されスイッチＯＦＦ状態である論理“
Ｌ”としてＩ／Ｏボート１２のＰＨ１に入力される。

このようにして順次ＤＳｌからＤＳｎまでグループごと
にＩ／Ｏポート１２に入力される。

第５図は、ＣＰＵＩがスイッチ情報回路１１におけるデ
イツプ・スイッチＤＳＩ〜ＤＳｎの各スイッチＳのスイ
ッチ情報をＩ／Ｏポート１２に入力し、それからＲＡＭ
３の所定番地に記憶させる一連の処理のフローチャート
で、そこに示すＳＴｌ〜ＳＴ４の各ステップには汎用マ
イクロプロセッサ８０８５であるＣＰＵＩのプログラム
命令を付記しである。

ＳＴＩでＣＰＵＩは、スイッチ選択のアドレスをセット
しくプログラムのＭＶＩ命令）、第４図におけるＩ／Ｏ
ポート１２のＰＡポートに出力する（ＯＵＴ命令）。こ
れによりＰＡポートの出力がＰＡＯ＝“Ｌ”、ＰＡ１＝
“Ｌ”、ＰＡ２＝“Ｌ”とされると、デコーダ回路１４
の出力端子０が選択され、デイツプ・スイッチＤＳｌの
コモンが選択される。次に、ＳＴ２によりＤＳＩの各ス
イッチＳについてのスイッチ情報をＩ／Ｏポー）１２の
ＰＢポートに入力しくＩＮ命令）、ＣＰＵ１の内部のレ
ジスタに一時的にセーブ（ＳＡＶＥ）する。そして、Ｓ
Ｔ３ではスイッチ情報をＲＡＭ３に格納する（ＳＴＡＸ
命令）。つまり、ＣＰＵＩのレジスタに一時的にセーブ
されていたＤＳｌのスイッチ情報がＲＡＭ３の所定番地
に転送されて格納される。さらに、ＳＴ４では、スイッ
チ情報の取り込みの実行の終了の判断を行い、終了して
いなければＳＴＩに戻り同じ動作を繰り返す。

２回目において、ＳＴ１のＯＵＴ命令によりＰＡポート
の出力がＰＡＯ＝“Ｈ”、ＰＡ　　１＝“Ｌ”、ＰＡ２
＝“Ｌ”とされると、デコーダ回路１４の出力端子１が
選択され、デイツプ・スイッチＤＳ２のコモンが選択さ
れる。そして、以降はデイツプ・スイッチＤＳＩについ
て述べたのと同様にしてＤＳ２のスイッチ情報がＲＡＭ
３の所定番地に転送されて格納され、またスイッチ情報
の取り込み終了の判断を行い終了していなければＳＴＩ
に戻り同じ動作を繰り返す。

以上のような処理は、デイツプ・スイッチが８個である
第４図の場合には、都合８回行われ、終われば終了（Ｅ
ＮＤ）となる。

〈発明が解決しようとする課題〉 ところで、このような従来の回路には以下のような不具
合がある。

即ち、スイッチの数が多くなるとＩ／Ｏポートの出力数
を増やしていかなければならず、場合によってはＩ／Ｏ
ポートのＩＣやデコーダ回路のＩＣも増やさなければな
らない。このことはそれだけ装置がコスト高になるとい
うことである。また、第５図に示すようなプログラム構
成は出力命令と入力命令の二つの命令でスイッチ情報を
入力し認識する構成となっており、当然入力命令のみで
構成されるプログラム構成よりＲＯＭ容量が増え、スイ
ッチ情報の入力処理の時間がかかることになる。

く課題を解決するための手段〉 上記のような不具合を解決するために、この発明では、
スイッチのコモン信号を選択するデコーダ回路の入力信
号をＣＰＵからのアドレス信号に接続し、プログラム命
令の入力命令でｎ本のコモン信号線中のいずれかを選択
するようにしている。

く作用〉 即ち、このスイッチ情報処理方式では、プログラム命令
の入力命令のみでスイッチ情報をＩ／Ｏポートに取り込
む。したがって、このスイッチ情報処理方式では、前述
したようなスイッチ数の増加によるＩ／Ｏポートの出力
数の増加やデコーダ回路のＩＣの増加を避は得るし、ま
た入力命令のみのプログラムで済み、ＲＯＭ容量を小さ
いもので済ませることができると共にスイッチ情報の処
理時間を短縮できることになる。

く実　施例〉 以下本発明の一実施例を図面を用いて説明する。

第１図は実施例に係るスイッチ情報処理方式に用いる回
路の回路図であり、上述した第４図と同一乃至類似部分
には同一符号を付しである。したがって、重複する部分
の説明は省略する。

このスイッチ情報処理方式が上述した従来のものと異な
づている点は、それに用いる回路においてスイッチ情報
回路１１のデコーダ回路１４の入力端子ＡＳＢ、ＣをＣ
ＰＵＩからのアドレスバス及びデータバスにおけるラッ
チされたアドレス信号ＡＯ１Ａ−１，Ａ２に接続するよ
うにしている点である。

このような回路においてデイツプ・スイッチＤＳｌが選
択される場合に例をとって見ると、以下の通りである。

即ち、デコーダ回路の入力信号をＡ＝“Ｌ”Ｂ＝“Ｌ”
、Ｃ＝“Ｌ”としてプログラム命令によりアドレス信号
ＡＯ，ＡＩ、Ａ２の論理を指定すると、デコーダ回路１
４の出力端子０には論理“Ｌ”が出力され、ＤＳＩのダ
イオードＤのに側が“Ｌ”となってデイツプ・スイッチ
ＤＳＩが選択される。この時、ＤＳＩの１番のスイッチ
がＯＮ状態であれば“Ｌ”レベルに近似した状態である
ため、この“Ｌ“レベルに近似した状態は、６ＭＯ３の
反転回路１３の入力端子に入力され、その後反転されて
ＩＣの論理レベルに整形され、スイッチＯＮ状態である
論理“Ｈ”としてＩ／Ｏポート１２のＰＢＯに入力され
る。また、例えばＤＳｌの８番のスイッチがＯＦＦ状態
であれば、デコーダ回路１４の出力端子Ｏの“Ｌ”レベ
ルはスイッチと切り離された状態であり、プルアップ抵
抗器ＭＲの供給電圧＋５ｖが抵抗器を通してそのまま０
ＭＯ８の反転回路１３の入力端子に“Ｈ”レベル状態と
して入力され、その後反転されスイッチＯＦＦ状態であ
る論理“Ｌ”としてＩ／Ｏボート１２のＰＨ１に入力さ
れる。このようにして順次ＤＳＩからＤＳｎまでグルー
プごとにＩ／Ｏポート１２に入力される。

第１図におけ名ｃｐｕｘがスイッチ情報回路ｌｌにおけ
るデイツプ・スイッチＤＳＩ−ＤＳｎの各スイッチのス
イッチ情報をＩ／Ｏボート１２に入力し、ＲＡＭ３の所
定番地に記憶させる一連の処理のフローチャートを第２
図に示す。この第２図には、第５図と同様にＣＰＵＩの
プログラム命令が付記されている。

以下、このフローチャートに基づいて説明する。

ＳＴＩでは、Ｉ／Ｏポート１２の指定とＰＢポートから
ＣＰＵＩへの入力命令（ＩＮ命令）を実行すると、スイ
ッチ情報がＣＰＵＩの内部のレジスタに一時的に取り込
まれる。即ち、Ｉ／Ｏポート１２の指定とＰＢポートか
らＣＰＵＩへの入力命令として、例えば（ＩＮ　　５０
Ｈ）というプログラム命令を行うと、アドレスの５０Ｈ
がＯＨであることによりＡＯ＝“Ｌ″、Ａｌ＝“Ｌ”　
、Ａ２−“Ｌ“となり、デコーダ回路１４の出力端子Ｏ
が選択され、デイツプ・スイッチＤＳＩのコモン信号線
が選択される。そしてさらに、デイツプ・スイッチＤＳ
Ｉの各スイッチのスイッチ情報がＰＢポートより入力さ
れてＣＰＵＩの内部のレジスタに一時的に取り込まれセ
ーブ（ＳＡＶＥ）される。Ｓｒ１では、ＤＳＬのスイッ
チ情報をＲＡＭ３に格納する（ＳＴＡＸ命令）。つまり
、ｃｐＵｌのレジスタに一時的に取り込まれセーブされ
ているスイッチ情報がＲＡＭ３の所定番地に転送されて
格納される。Ｓｒ３では、スイッチ情報の取り込みの実
行の終了の判断を行い、終了していなければＳＴＩに戻
り同じ動作を繰り返す。

２回目において、ＰＢポートからＣＰＵ１への入力命令
を（ＩＮ　　５１Ｈ）というプログラム命令を行うと、
アドレスの５１ＨがＩＨであることによりＡＯ＝“Ｈ″
、ＡＩ＝“Ｌ”、Ａ２＝Ｌ”となり、デコーダ回路１４
の出力端子１が選択され、ＤＳ２スイッチのコモン信号
が選択される。そして、以降はデイツプ・スイッチＤＳ
ｌについて述べたのと同様にしてＤＳ２のスイッチ情報
がＲＡＭ３の所定番地に転送されて格納され、またスイ
ッチ情報の取り込み終了の判断を行い終了していなけれ
ばＳＴＩに戻り同じ動作を繰り返す。この例の場合には
、都合８回行われれば終了（ＥＮＤ）となる。

入力命令のみでスイッチ情報がＩ／Ｏポート１２に入力
しさらにＲＡＭ３の所定番地に記憶される点について説
明する。

第３図は汎用マイクロプロセッサ８０８５であるＣＰＵ
Ｉのバスタイミングのリード・オペレーションを表した
タイムチャート図である。この図において、ＣＬ　Ｋ　
（Ｃ１ｏｃｋ）は、ＣＰＵＩが出力するシステム用のク
ロックである。また、Ａ８〜Ａ１５　（Ａｄｄｒｅｓｓ
　Ｂｕｓ）は、メモリアドレスまたはＩ／Ｏ用の上位８
ビツトのアドレス信号であり、ＡＤ　Ｏ〜Ａ　Ｄ　７　
（Ｍｕｌｔｉｐｌｅｘｅｄ　Ａｄｄｒｅｓｓ／Ｄａｔａ
　Ｂｕｓ）は、最初のクロックＴ１でメモリアドレスま
たはＩ／Ｏアドレスの下位８ビツトのアドレス信号を出
力し、２．３番目のＴ２、Ｔ３クロックサイクルで双方
向の８ビツトのデータバスとなるものである。

また、Ａ　Ｌ　Ｅ　（Ａｄｄｒｅｓｓ　Ｌａｔｃｈ　Ｅ
ｎａｂｌｅ）は、最初のクロックＴ１で発生し、ＡＤＯ
−ＡＤ７のアドレス信号を周辺回路でラッチするため、
具体的にはこの実施例では第１図のラッチ回路４にラッ
チ入力するために用いられており、ＡＬＥの立下がりエ
ツジでアドレス信号ＡＤＯ〜ＡＤ７がラッチされる。さ
らに、ＲＤ　（Ｒｅａｄ）は、選択されたメモリまたは
Ｉｌｏが読出され、データバスが使用できることを示す
信号である。

以下、この第３図のタイムチャートによる処理の流れを
第１図の回路に基づいて説明する。

プログラム命令であるＩＮ命令のアドレス指定によりＩ
／Ｏポート１２が指定されると、同時にＡＤＯ〜ＡＤ７
がラッチ回路４で固定され、Ａ８〜Ａ１５信号と同じよ
うにクロックＴ３までこの固定状態が保持される。前述
したように例えばＡＯ＝　”Ｌ’　、Ａ１＝　′″Ｌ’
　、Ａ２＝　”Ｌ”　とされると、デコーダ回路１４の
出力端子０、即ちデイツプ・スイッチＤＳＩのコモン信
号が選択され、ＤＳＩの各スイッチ情報が、リード信号
ＲＤ＝“Ｌ”状態中におけるクロックＴ３サイクルの間
にＰＢボートより読出され、データバスＡＤＯ〜ＡＤ７
により第３図中の（ＤＡＴＡ　　ＩＮ）においてＣＰＵ
Ｉに転送されると共にＣＰＵＩの内部のレジスタに一時
的にセーブされ、所定のスイッチ情報の処理がなされる
。

尚、この実施例は、スイッチ情報を与えるスイッチとし
てデイツプ・スイッチＤＳＩ−ＤＳｎを用いた例であっ
たが、これに限られず、装置類の操作部等に使用される
その他のスイッチについてもこの発明を適用できること
は勿論である。また、０ＭＯ８の反転回路は非反転回路
でもよいしコンパレータでもよい。

〈発明の効果〉 以上説明したように、本発明によれば、スイッチのコモ
ン信号を選択するデコーダ回路の入力信号をＣＰＵから
のアドレス信号に接続した回路構成にし、プログラム命
令の入力命令のみでスイッチ情報をＩ／Ｏポートに取り
込むようにしたので、従来のこの種の回路におけるスイ
ッチ数の増加によるＩ／Ｏポートの出力数の増加やデコ
ーダ回路のＩＣの増加を避は得るという効果があり、ま
たＲＯＭ容量を小さいもので済ませることができると共
にスイッチ情報の処理時間を短縮できるという効果もあ
る。

【図面の簡単な説明】

第１図は本発明の実施例に用いる回路の回路図、第２図
は第１図におけるＣＰＵによるスイッチ情報処理のフロ
ーチャート図、 第３図は第１図におけるＣＰＵのバスタイミングのリー
ド・オペレーションのタイムチャート図、第４図は従来
のスイッチ情報処理方式に用いられる回路の回路図、そ
して 第５図は第４図におけるＣＰＵによるスイッチ情報処理
のフローチャート図である。 １・・・ＣＰＵ ２・・・ＲＯＭ ３・・・ＲＡＭ ４・・・ラッチ回路 １１・・・スイッチ情報回路 １２・・・Ｉ／Ｏポート １３・・・反転回路 １４・・・デコーダ回路 Ｄ・・・ダイオード、 ＤＳＩ〜ＤＳｎ・・・デイツプスイッチＭＲ・・・モジ
ュール抵抗器。 ヘ ■ 第５図 ＭＶＩＡ、５ＷＡＤＲ。 ＯＵＴ　、Ｉ、／Ｏ　ＰｏｒｔＰＡ Ｉｈｔ”　１／Ｏ Ｐｏ代Ｐ８ ＳＴＡＸ　ＲＡＭＡＤＲ９

Claims (1)

1. 【特許請求の範囲】 　ｍ＊ｎ個のスイッチがｍ個のスイッチを含むｎ個のグ
   ループに分けられ、各グループ中の各スイッチは、一端
   が入力線としてＩ／Ｏポートにそれぞれ接続され、他端
   がまとめて１本とされたコモン信号線としてデコーダ回
   路の出力信号に接続され、そしてデコーダ回路の入力信
   号にてｎ個のグループに対応するｎ本のコモン信号線中
   からいずれかが選択されることによりｍ＊ｎ個のスイッ
   チのスイッチ情報がＩ／Ｏポートに入力されるスイッチ
   情報処理方式において、 デコーダ回路の入力信号をＣＰＵからのアドレス信号に
   接続し、プログラム命令の入力命令でｎ本のコモン信号
   線中のいずれかを選択するようにしたことを特徴とする
   スイッチ情報処理方式。