JPH02217038A - 結合回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、各々が多重ビット入力データを同時に受信す
る少なくとも３個の第１入力部と、各々が多重ビット出
力データを同時に出力する少なくとも３個の第１出力部
と、クロスバ−交換器と、このクロスバ−交換器に直列
接続したサイロアレイとを具えるデータ処理装置用の結
合回路網に関するものである。このような結合回路網は
、本願人による未公開オランダ国特許出願第８８０００
７１号に記載されている。この型式の結合回路網は、デ
ジタル信号処理に好適な、すなわち比較的複雑でなく周
期的に活性化されるプログラムに従って信号流をリアル
タイムで処理するデータ処理装置に特に好適である。こ
の信号流は、高速でサンプルされるビデオ信号に関係す
る。一方、より複雑な動作で処理しようとする場合、こ
れらの動作は並列して或いはパイプライン構成で実行さ
れるサブ動作に分割される。このサブ動作はデータを互
いに効率よく変換し、できるだけ効率よく実行する必要
がある。このデータ処理装置は種々の処理素子を具え、
結合回路網は各処理素子の出力部と入力部との間の再結
合回路網として作用し、各処理素子にサブ動作がマツピ
ングされている。

結合回路網の別の機能は、第１データ処理装置の出力部
を別の処理装置の１又はそれ以上の入力部に接続するこ
とであり、各データ処理装置は処理素子の１又はそれ以
上のサブ組を具えている。これら全ての場合において、
処理素子又は処理装置に使用されない容量が生ずるのを
回避する必要がある。さらに、多くの場合向−又は次の
プログラムサイクルの任意に選択可能な部分において中
間結果を一旦記憶し、この中間結果をプログラムサイク
ルの所定の位相にマツピングする必要もある。

さらに、入力データ又は中間結果を任意の選択可能な処
理装置（又は素子）の入力部に供給して、同時発生によ
るバス衝突を回避する必要もある。

従って、時間ドメイン及び位置ドメイン（−所定の入力
部）で発生し易い不都合を解消する必要がある。一方、
既知の結合回路網は単一のサイロアレイが接続されてい
る単一のクロメノく一交換器だけしか具えていないため
、上述した不都合を解消するには不十分であることが見
出されている。

発明の概要 本発明の一つの目的は、数個の部分だけを必要とする簡
単な手段で上記マツピング動作を効率よく行うことがで
き、プログラムの形態が簡単化され結合回路網又は処理
装置の自由度を一層増大させることにある。

本発明の第１の概念によれば、上記目的は、結合回路網
が、クロスバ−交換器とサイロアレイとを互いに交互に
接続し、これら素子のうち少なくとも３個の素子から成
る直列接続回路を具えることにより達成される。この結
合回路網は１又はそれ以上の処理装置及び／又は処理素
子に結合される。上記自由度の増大は、各サイロを既知
の回路のクロスバ−交換器の各クロメノく一点に設ける
ことにより達成される。一方、このように構成すれば、
クロスバ−交換器の実際の大きさが大きくなるための部
品点数が多くなる。

好適実施例において、前記直列接続回路が、中間のサイ
ロアレイにより相互接続されている２個のクロスバ−交
換器を具えている。

別の実施例において、前記直列接続回路が３個のクロス
バ−交換器を具え、これらクロスバ−交換器から、各サ
イロアレイにより相互接続されている２個の対を形成す
る。限定した手段だけを用いる場合、第１の好適実施例
は既知の結合回路網に比べて増大した自由度を有してお
り、第２の実施例はわずかに多い手段を用いるだけで完
全な自由度を達成できる。

本発明は、上述した型式の結合回路網を具えるデータ処
理装置にも関するものである。

さらに別の優れた概念は特許請求の範囲に開示する。

以下図面に基づき本発明の詳細な説明する。説明に際し
、はじめに従来のデータ処理装置について説明し、次に
本発明の数学的手法について説明し、最後に２個の好適
実施例について説明する。

従来のデータプロセッサの説明 第１図は結合回路網及び／又は多数の並列動作処理素子
を具えるデータ処理装置を示す。このデータ処理装置で
は、本発明の原理は実現されていない。結合回路網は入
力部２８を具え、この入力部は本例の場合５線型すなわ
ち５個のデータを同時に受信できるように構成されてい
る。データの各々が例えば８ビットを含む場合、入力部
２８の通路幅は少なくとも４０ビットにする必要がある
。より小さいビット幅のデータの場合、原理的にサブ入
力部を装着することができる。さらに、原理的には人力
ラインを並列に接続することもできる。しかしながら、
各データは入力部で順次受信される。

結合回路網の第１の構成装置はクロスバ−交換器２０で
ある。本例では、このクロスバ−交換器は１０個の列接
続部と１８個の列接続部とを具え、これら接続部の各々
は選択した、標準サイズのデータ要素に対して通路を形
成する。接続素子（図示せず）を介して、各交換点を関
連する列と行との間で個別に透過（ｔｒａｎｓｐａｒｅ
ｎｔ）　　させ又は透過しないようにすることができる
。有用な動作を行うため、各列毎に１個の接続素子だけ
を透過性とする。別に、列当り同時に受信された種々の
データ間でバス衝突が生じてしまう。−船釣に、多数の
接続素子について列毎に透過性とすることが許容されて
いる。

図示の規則的な構造は、集積回路上では幾何学的に規則
的なものとする必要はなく、ロジック設定だけが規則的
であればよい。所定の場合において、自由度の減少が許
されている場合（例えば、外部入力部から外部出力まで
の直接接続）、交換点の比較的微小な部分を透過性とさ
れることができない部分として装着することが許容され
ている。

交換回路網の第２の構成装置は１８個のサイロから成る
アレイ２２、すなちクロスバ−交換器の各列毎に１個づ
つ設けた１８個のサイロから成るアレイで構成される。

このサイロはデータ要素（信号サンプル）を遅延でき、
自身のメモリから全く同一の信号サンプルを繰り返し出
力でき、しかも信号サンプルを時間的に交換できるメモ
リ機能を有している。この機能は、例えばシフトレジス
フで実現でき、シフトレジスタは信号ザンプルを受は入
れ、任意に選択されるべきシフトレジスタ段からいかな
る瞬時においても出力が取り出される。好適実施例にお
いて、この機能はわずかな基板表面積のＲＡＭメモリに
より実現される。高速動作を行うためデュアルポー）Ｒ
ＡＭ用いる。特に処理装置（又は素子）がサイクロスタ
ティックな機構を構成する場合、ダイナミックＲＡＭの
形態のものを用いることができる。このダイナミックＲ
ＡＭはスタティックＲＡＭのセルよりも幾何学的に一層
小さいセルを具えている。サイクロスタティック機構の
結果として、個別の再書込機構を設ける必要はない。こ
の再書込は、書込動作を周期的に行うものとする。サイ
ロのうちの５個を出力部３０に接続し、この出力部はモ
ジュラな設計を行うため入力部２８と同一幅を有してい
る。しかしながら、この幅設定は必ずしも必要なもでは
ない。出力部３０を同−又は他の結合回路網の入力部２
８に接続する場合、サイロは、その動作に関する限り結
合回路網の入力部２８の一部を構成すると考えることも
できる。従って、出力部ではなく入力部にサイロを含む
ことも可能である。原理的には、結果としての自由度の
低下及び／又はプログラムの容易性の低下を受は入れる
ことができる場合、サイロの比較的小さな部分を削除す
ることも可能である。

データの実際の処理は５個の処理素子２６を具える処理
装置でおこなう。５個の処理素子のうちの３個は演算兼
論理ユニットＡＬＥとする。これらのユニットは３個の
入力部を具え、これら入力部の全てをサイロアレイに接
続する。好適実施例において、これら入力部のうちの２
個は、加算、ビットによる比較、ビットによるエクスク
ル−シブオアなど既知の処理と受けるデータ用に動作す
る。

さらに、シフト反転のように１個のオペランドだけを有
する処理も実行することができる。好適実施例として、
第３のデータを用いてマイクロ命令を補充し或いはデー
タ全体を又はデータの一部を置換する。さらに、３個の
並列して受信したデータについて処理を実行することも
できる。他方において、第３のデータ用の接続部は削除
してもよい。ＡＬＥ素子は同一のものとすることができ
、これによりプログラミングが容易になる。ただし、同
一のものとすることは絶対的に必要な事項ではない。Ａ
ＬＥ素子に加えて２個のメモリ処理素子ＭＥを設ける。

これらメモリ処理素子の各々はクロスバ−交換器に到る
２個の接続部を具える。第１の接続部はＭＥ素子のメモ
リに記憶されるデータを供給するように作用する。尚、
このメモリは独立して図示しないものとする。第２の接
続部は、すでに存在するアドレスと協働してデータを局
部メモリにアドレスするアドレスデータを供給する。

この場合、データ接続部だけが存在し、その自由度は全
体として低下する。この最終アドレスは、クロスバ−交
換器から発生するアドレスと同一である。このアドレス
は、局部的に存在する情報により増分され、連結され或
いは処理することもできる。５個の処理素子は共に最終
データをクロスバ−交換器の各関連する行に供給する。

数種の処理素子を用いることができる。最小形態は、例
えば２個の入力部を有する１個のＡＬＥと２個の入力部
を有する１個のＭＥとで構成する。

サイロのうちの１個のサイロの出力をクロスバ−交換器
の水平接続部に直接接続することによりダミー処理素子
を設けることも可能である。

処理装置の次段の構成装置はプログラムメモリＰで構成
する。これらのプログラムメモリは固定、限定された数
の飛越しない（Ｊｕ＋ｎｐｌｅｓｓ）マイクロ命令を通
常含み、これらのマイクロ命令は順次のクロックサイク
ルで起動する。起動されたマイクロ命令は処理ユニット
で復調され（必要な場合）、処理素子の動作を制御する
。マイクロ命令は関連するサイロのアドレスも制御する
。このマイクロ命令は、対応する処理素子と関連する２
０個又は３０個の交換点を起動する。プログラムメモリ
を２個のライン３２にも接続する。これらのライン上に
リセット信号がメモリ用に現れるので、アドレスカウン
タが初期位置にセットされる。従って、種々のプログラ
ムの開始が同期する。この接続部に初期化情報が現れる
ので、所定のプログラムメモリがアドレスされ、新たな
又は新しくないプログラム情報で順次満たされる。同一
の態様でプログラムを中断することなく連続的に繰り返
すマシンは、サイクロスタティックマシンと称すること
とする。

一方において、このような用途は極めて重要であるが、
本発明はこのようなサイクロスタナイックマシンに限定
されるものではない。例えば、プログラムメモリはマル
チページの思想に基づいて構成することができる。所定
の動作状態においては、ページを変更する命令はライン
３２を介して受信することができる。このような動作状
態として、例えばビデオ信号源が変化する場合、あるは
この変更によってフィルタ係数、エラー保護思想又は他
の思想が変更される場合がある。所定の処理素子につい
てはサイクルスタティックな動作を行わせ、他の処理素
子については第１及び第２の命令を交互に実行するよう
に構成することもできる（交互処理する場合、処理装置
は再びサイクルスタティックな状態になり、長い周期を
有することになる。

また、初期化する間処理装置は原理的に非サイクルスタ
ティックになる。）しかしながら、本発明はサイクルス
タティックなマシンに用いるのが特に好適である。

サイクルスタティクマシンは、以下の２個の重要な特性
を有している。

（ａ）　　どの処理素子が、どの信号サンプルについて
（割当て）いかなる瞬時に（スケジユーリング）処理を
実行するかを決定する方法は、十分子め決定することが
できる。けだし、この決定はデータに独立していると共
に１個のプログラムサイクルの周期で周期的にされてい
るからである。

（ｂ）原理的に、有効なマツピングすなわち割当て及び
スケジユーリングをりアルタイムで実行することができ
る。このようなサイクロスタティックマシンを実現する
ため、処理装置に加えて交換マトリックス及びサイロも
同一のサイクルで再循環させながらサイクロスタティッ
クな方法で制御する必要がある。この制御は既知のマシ
ン及び本発明によるマシンの両方に適用される。プログ
ラムサイクル中の命令（又はクロックビート）の数は、
時間軸に関する場合パ位相（ｐｈａｓｅ）”の数とも称
する。十分な順序能力をサイロに与えるため、サイロは
、Ｎ−位相マシンにおいて少なくともＮ−１個のシフト
レジスタ素子の長さを有する必要がある。また、プログ
ラムサイクルだけが周期的であり、信号まで周期的であ
ることを意味するものではない。別のプログラムサイク
ルにおいて、通常信号サンプルも異なる値を有する。

このような機能構造による利点は、高い処理能力を有す
ることである。マシン中に存在する信号サンプルについ
て実行すべき各演算は、関連する信号サンプルが適当な
サイロ（関連する所望の素子）に交換され得る場合、所
望の処理素子により自由な時間スロットで実行すること
ができる。一方、第１図に示す装置が高いマツピング自
由度を有していても、実際には衝突が生ずるおそれがあ
る。けだし、クロスバ−交換器の所定の（水平方向の）
接続部が２個の異なるデータによって同時に使用される
可能性があり、この結果バス衝突（ｂｕｓ　ｃｏｎｒｌ
ｉｃｔ）　が生じてしまう。

本発明の数学的な基礎 本発明は、ランダムに割当て及びスケジューリングを行
うことができることを目的とする。この目的は、結合回
路網が任意の入力マトリックスを任意の選択された出力
マトリックスに変換することができる場合に達成される
。この要件を満足する本発明による結合回路網は、後述
するように、クロスバ−交換器、サイロレジスタアレイ
、クロスバ−交換器、サイロレジスタアレイ、クロスバ
−交換器の縦続接続により構成される。

クロスバ−交換器は、種々の行接続部に表われる入力デ
ータをいかなる瞬時でも任意の順序で出力でき、しかも
入力データを数個の出力部に同時に進ませることができ
る（コピー）。結合回路網の入力部におけるＮ個の位相
の全サイクルにおける順次のデータはＮ行のマトリック
スとして表示することができ、同様にＮ行のマトリック
スを結合装置の出力データに割り当てることができる。

入力データ及び出力データの両方の行の数はＭであり、
このＭは結合回路網の入力部及び出力部の最高値となる
。このようにして、ＭＸＮの大きさの入力マトリックス
及び出力マトリックスが得られる。入力部及び出力部の
数が相異する場合、入力マトリックス及び出力マトリッ
クスに多数の゛欠陥（規定されていない）行”が存在す
ることになる。クロスバ−交換器における動作は結合回
路網の人カマ）　ＩＪフックス列内の素子の順序付及び
コピー動作を含んでいる。

サイロはデータを排他的に遅延させることができる。す
なわち、データを位相Ｊからｋまで転送することができ
る。ただし、位相には位相Ｊより時間的に遅れているも
のとする（因果律）。従って、ｋ＜ｊの場合、ｋはＪよ
りも遅れたプログラムサイクルに関係しなければならな
い。

この点において、第２図は本発明の結合回路網用の多数
のデータマトリックスを示す。第２図において、上側の
行は順次の入カマ）ＩＪフックス構成し、下側の行は順
次の出力マトリックスを構成し、両方の行は同一の時間
軸と関連する。

ｍ番目のサイクルにおいて、出力マトリックスのデータ
ｇ及びｅは因果律にもとづきｍ−１番目のサイクルの入
力マトリックスから取り出す。プログラムサイクルイン
デックスが独立した機構により出力マトリックスのいか
なるデータについても任意に選択できる場合、上述の課
題は以下のマトリックス変換に変換することができる。

ａｄｇ　　　　　　ａｇｄ ｂ　　　ｅ　　　ｈ　　　６　　　ｅ　　　ｂ　　　ｈ
ｃｆｉ　　　　　　ｃｆ この変換機構はサイロの機能により本質的に与えられる
。ただし、以下の３個の条件を満たす必要がある。

（ａ）　出力マトリックスに生ずる全ての入力マトリッ
クスデータは、結合回路網のサイロを常に通過しなけれ
ばならない。けだし、サイロはデータ及びその前のサイ
クルの対応するデータを出力できるからである。

（ｂ）　　クロスバ−交換器によってコピーされた全て
のデータは再びサイロを順次通過しなければならない。

けだし、クロスバ−交換器自身がメモリを有しないので
、コピーのサイクルインデックスは任意に選択すること
ができる。ただし、オリジナルのサイクルインデックス
と常に同一である。

（Ｃ）　サイロは、データを所望の後のサイクルまで遅
延させるのに十分な長さとする必要がある。

従って、データｘ　（ｍ）は、ｘ（ｍ−ｊ）、ｊ＝Ｌ２
，３・・・とすることにより結合回路網において常時置
換することができる。よって、上記３個の条件を満足す
る結合回路網だけについて検討することにする。従って
、Ｎ個の位相を有するサイクロスタテックにおけるサイ
ロは、Ｎ個の位相に亘ってその人力データ（サイクルイ
ンデックスを有していない）を順序付及び／又はコピー
することができる。このマトリックスにおいて、上記機
能は、行内のデータを順序付けし及び／又はコピーする
ことと対応する。

結合回路網がＭ個の出力部を有するクロスバ−交換器で
構成され各出力部にサイロが接続されている場合、入力
マトリックスは、はじめに得られたマトリックスの列に
ついて順序付及び／又はコピーし次に行について順序付
は及び／又はコヒーすることにより処理することができ
る。Ｍ個の入力部を具える第２のクロスバ−交換器が付
加される場合、第３の工程において行について順序付は
及び／又はコピーを実行することができる。以下の説明
において、このような回路網を５Ｗ−８ｉ−３Ｗ結合と
称するものとする。

上記第３の工程でコピーを行なう場合、条件ら〕を常時
満足せず、クロスバ−交換器で作られたいかなるコピー
のサイクルインデックスはもはや任意に選択することが
できない。

ＭＸＮのマ）　ＩＪフックス、以下の３個の順次の工程
を実行することによりＭ及びＮの値にかかわらず、オリ
ジナルマトリックスと同一データを含む他の任意のマト
リックスに変換することができる。

（工程ａ）出力マトリックスの１個の列で発生するデー
タを別の行に変換する； （工程ｂ）データを出力マトリックスで発生する行に変
換する； （工程Ｃ）所望の行に位置するようにデータを変換する
； （例） 工程ａ　工程ｂ　工程Ｃ ａｄｇ　　ａｆｈ　　　ａｈｆ　　　ａｂｃＳｌ！１−
Ｓｉ又は５ｉ−３Ｗ回路網に対応する２個の工程は全て
の取り得る変換を実現するのを満足していないことは簡
単に実証できる。従って、第１図に示す交換回路網は十
分なマツピングの自由度を達成していない。

ｋ個のコピーは任意に選択されるべきに個の要素の存在
のもとてＭＸＮのマトリックス（同一要素の数個のコピ
ーを含む）で作られるべきであるとする。これらに個の
要素はもはや出力マトリックスで発生しない。

ｋ個０）コピー　（ｋ＜ＭＮ）がＳＷ　　ＳＩ　　ＳＷ
結合によって常に実現できること並びにオリジナルは５
Ｗ−３ｉ−５Ｗ結合の出力部まで通過させることができ
ることは実証できる。しかしながら、出力マトリックス
の要素の位置は、全ての要素について常に任意に選択す
ることができる。コピーを実現するため、５Ｗ−３ｉ−
３Ｗ結合の第１の交換器は排他的に変換を行なうこと（
コピーを実行しない）、サイロは排他的にコピーを実行
する（つまり変換を実行しない）、及び最後の交換器も
排他的にコピーを実行することを満足する必要がある。

このようにしてこれらの結合を用いる場合、この結合は
上記条件すを満足していない。

いかにして変換するかを決定する方法は第１工程で実現
されるべきであり、第２及び＊３の工程のコピーの方法
は以下のようにして決定する。ｒｚを人力マトリックス
の各要素ａｉｌに割り当てる。ｒ、Ｊの値は、出力マト
リックスで発生する同一のａ、ｊの数を１だけ減少させ
ることにより決定される。

要素ａｉｊはもはや出力マトリックスで発生しない。け
だし、要素ａｉｊは別の要素ｒｉ。

１　（これは゛′ホール（ｈｏｌｅ）”と称する）のコ
ピーにより消去されているからである。

要素ａｉ、１は出力マトリックスｒｔ、１＝０で１回だ
け発生する（オリジナルは出力部まで通過する） 要素ａ、ｊは出力マトリックスｒ、、−にでに＋１回発
生する（これを“ソース（ｓｏｕｒｃｅ）″と称する） 従って、−の特性として、マ）　ＩＪソックス全てのラ
ンク（ｒａｎｋ）の和は零となる。この列の全てのラン
クの和に等しい値を各列に割り当てる。従って、全ての
列の値の和も零に等しくなる。列は正、中性（ｎｅｕｔ
ｒａｌ）又は負とすることができる。毎回１個の列をニ
ュートライズするためマトリックス全体を多数の工程（
＜Ｎ−１）で処理することとする。

（ａ）　　“第１”の列及び“第２″の列から成る列対
を選択する。これらの死骸は正の符号を有している。全
ての列を中性化したとき、工程Ｃを１回だけ実行する必
要がある。単一の非中性の列は発生できない。けだし、
列の値の和は零になるべきであるからである。゛″第２
の列の要素は入れ換えられ、同じ数のソースとホールと
が水平方向で対になる。

（ｂ）次に、これら２個の列から成る行内で同数のコピ
ーを行ない、最小絶対死骸を有する行を中性化する。各
コピー毎にソースのランクを１だけ減少させ、ホールの
ランクを１だけ増加させる（従って、ホールはソースと
なる）。中性化されない列はオリジナルの死骸の和に等
しい新たな死骸を得る。

（Ｃ）中性の列内で可能性のあるコピーを行なう。

非中性の列が依然として残存する場合、工程（ｂ）で新
たな列対の“第１″列として残存する非中性の列を用い
て工程（ａ）で処理を再開する。

全ての列が処理された後、工程（ｂ）の最後の列は死骸
の蓄積された和を得る。前述したように、この和は零に
等しくなるので、全ての列が中性化されることになる。

このようにして、全ての位相についてサイロ用のクロス
バ−交換器の全ての状態を見い出し必要なコピーを実行
する。

他の可能性も存在する。すなわち、第１クロスバ−交換
器によりコピー動作、サイロによる順序付、最後のクロ
スバ−交換器による順序付であり、これらの動作により
所定の要素を出力マトリックスにおける所望の位置に順
序付でき、成る人力マトリックスと出力マトリックスの
所定の組み合わせについて１個の処理結合によりコピー
動作及び順序付動作を完全に実行できる。

尚、これは全てのケースの一部にすぎない。従って、こ
のような実行方法は所定の目的を条件付きで達成する。

コピー動作及び順序付動作を行なうことができる結合回
路網は、第１のＳトづ１−３Ｗ結合によってコピー動作
を実行し、第１の５Ｗ−３ｉ　−３ｌｌｌ結合に縦続接
続した第２の５ｌｌｌ−３ｉ−３Ｗ結合によって順序付
動作を行なうことにより達成される。

出力マトリックスにおける要素の位置に関してコピー装
置が十分な自由度を有しないことは不満足なことではな
い。けだし、順序付装置がいかなる所望の転換動作も実
行できるからである。

さらに、一体化した結合回路網は条件すを満足する。す
なわち、コピー装置の最後の交換器で行われるコピーは
サイロを再び通過する必要がある。けだし、これらのコ
ピーは順序付装置のサイロを通過するからである。一体
化した結合回路網の中間段の２個の交換器は１個の交換
器で置き換えることができる。従って、所望の機能を十
分に具える５Ｗ−３ｉ−３Ｗ結合回路網が達成できる。

上記結合回路網に加えて、クロスバ−交換器及びサイロ
アレイを別の方法で結合することも可能である。すなわ
ち、ｓｉ　−５ｗ−５ｉ−ｓｌｌｌ；　５ｗＳｉ　−３
Ｗ−３ｉがある。さらに、集積回路の空間的利用性及び
所望の適用性に応じて、種々の結合回路網を共通の部品
で構成することもできる。

実　　施　　例 第３図はデータ処理装置を具える結合回路網の一般的な
構成を示す。他の部品と一緒にした回路網全体は、既知
で一般的な技術により集積回路で実現される。従って、
図面の左側に外部入力部、右側に外部出力部を示し、さ
らに多数の処理素子ＰＢ４２及びこれら処理素子の入力
部と出力部との間に配置した再結合回路４０を示す。

外部入力部及び外部出力部も結合回路に接続する。この
ブロック線図は既知の方法及び本発明による改良を記号
化して示す。

第４図は第３図に示す処理装置に用いるための本発明に
よる結合回路網を示す。この回路網は入力部４４を具え
、この入力部は再結合入力部及び外部入力部とすること
ができる。第１のクロスバ−交換器４６を入力部に接続
する。このクロスバ−交換器４６にサイロアレイ４８を
接続する。

このアレイに順次クロスバ−交換器５０、第２のサイロ
アレイ５２、及び第３のクロバー交換器５４を接続する
。外部出力部を含む出力部５６を最後段の交換器に接続
する。クロスバ−交換器が１８個のデータ入力及び１８
個のデータ出力を有する場合、集積回路の寸法は１６個
の位置から成る深さを有する１８個のサイロから成るア
レイの寸法とほぼ同じ大きさである。従って、寸法が１
０×１８の場合サイロアレイのほぼ％に等しくなる。

従って、第１図に図示した構成は１ｚのサイロアレイに
相当する。第４図に示す構成は、第１マトリツクスの寸
法が１０Ｘ１８で残りの２個のマトリックスは１８Ｘ１
８であるから、４％のサイロアレイに相当する。前述し
たように、１０Ｘ１８のクロスバ−交換器の各交換点に
それ自身用のサイロを設けた空間的に広い構成の場合は
ほぼ１０％のサイロアレイに相当することになる。他の
寸法の場合、本発明による利点はさらに大きくなる。特
に、大きなりロスバー交換器の場合本発明は、空間を節
約できる効果があるため特に有利である。本発明による
プログラミングの容易さも大きな利点である。けだし、
バス衝突の可能性を考慮する必要がないためである。

図示の処理装置は技術の状態に応じて階層型の構成に導
入することもできる。従って、処理素子は最も低いレベ
ルを形成し、多数の処理素子が一緒になってデータ処理
を実行する。

第５図は本発明による比較的簡単な構成の詳細な回路図
である。処理素子の構成は第３図に示すものである。大
きさが１０Ｘ１８の第１のクロスバ−交換器２０を示す
。また、１８個のサイロを有するサイロアレイ２２も図
示する。寸法が１８Ｘ１８の第２のクロスバ−交換器も
示す。図面を明瞭なものとするためプログラミングは削
除した。

クロスバ−交換器の大きさは処理素子の接続数及び外部
人力／出力の数により決定する。サイロの深さは、原理
的に任意に選択できる。ある所定の用途については、ク
ロスバ−交換器の大きさは図示の例よりも一層小さくな
る。３個の人力及び出力をそれぞれ有する２個のの処理
素子を用いる場合、第１クロスバ−交換器の太きさは、
例えば４×５となり、第２のクロスバ−交換器の大きさ
は５×５となる。従って、サイロアレイの幅は合計５と
なり、その深さはプログラムの構造例えば４．　８．１
６．３２・・・個の位置により決定される。

第６図は本発明による結合回路網の別の比較的簡単な構
成を詳細に示す。５Ｗ−３ｉ　−３Ｗ結合によりデータ
マトリックスに基いて実行され得る動作は、前述したよ
うに、列内での順序付及び／又はコピー動作、次に行内
における順序付及び／又はコピー動作、再び列内での順
序付及び／又はコピー動作である。各マ）ＩＪックスＡ
を所望のマトリックス已に変換し得る場合、マトリック
スＡの転換も同様にマトリックスＢの転換に変換できる
。転換されたマ）ＩＪソックスついて、マトリックスＡ
及びＢについて実行したと同一の動作は行内における順
序付は動作及び／又はコピー動作となり、次に列内のこ
れらの動作となり、次に再び行内の動作となる。これら
の動作はＳｉ　−３Ｗ−３ｉ結合回路網により行なうこ
とができる。転換されたマトリックスが回路網の実際の
人力マトリックス及び出力マトリックスであると考える
場合、５ｉ−８ＩＡ−３ｉ結合回路網は順序付装置又は
コピー装置として同様に動作すると結論付けることがで
きる。これらの回路網は、転換回路網と称することにす
る。

クロスバ−交換器２０、サイロアレイ及び処理装置２６
は第１図のものと対応する。クロスバ−交換器の全ての
入力部はそれら自身のサイロ６０゜６２を有しているか
ら、回路全体のサイロの数は２８個まで増加する。

同様に、再結合回路の段数も４又は５まで増加する。こ
の再結合回路の段数については種々の変形が可能である
。

【図面の簡単な説明】

第１図は本発明が実現されていないデータ処理装置を有
する結合回路網の構成をしめずブロック線図、 第２図は本発明による結合回路網用の多数のデータマト
リックスを示す線図、 第３図はデータ処理装置を有する結合回路網の構成を示
すブロック線図、 第４図は本発明による結合回路網の構成を示すブロック
線図、 第５図は本発明によるデータ処理装置を有する結合回路
網の詳細な構成を示すブロック線図、第６図は本発明に
よる結合回路網の変形例を示すブロック線図である。 ４４・・・入力部 ４６、５０．５４・・・クロスバ−交換器４８、５０・
・・サイロアレイ ５６・・・出力部

Claims (1)

1. 【特許請求の範囲】 １、各々が多重ビット入力データを同時に受信する少な
   くとも３個の第１入力部と、各々が多重ビット出力デー
   タを同時に出力する少なくとも３個の第１出力部と、ク
   ロスバー交換器と、このクロスバー交換器に直列接続し
   たサイロアレイとを具えるデータ処理装置用の結合回路
   網において、クロスバー交換器とサイロアレイとを互い
   に交互に接続し、これら素子のうち少なくとも３個の素
   子から成る直列接続回路を具えることを特徴とする結合
   回路網。 ２、前記直列接続回路が、中間のサイロアレイにより相
   互接続されている２個のクロスバー交換器を具えること
   を特徴とする請求項１に記載の結合回路網。 ３、前記直列接続回路が、中間のクロスバー交換器によ
   り相互接続されている２個のサイロアレイを具えること
   を特徴とする請求項１に記載の結合回路網。 ４、前記直列接続回路が、第１のクロスバー交換器、第
   １のサイロアレイ、第２のクロバー交換器、及び第２の
   サイロアレイを順次具えることを特徴とする請求項１、
   ２又は３に記載の結合回路網。 ５、前記直列接続回路が、第１のサイロアレイ、第１の
   クロスバー交換器、第２のサイロアレイ、及び第２のク
   ロスバー交換器を順次具えることを特徴とする請求項１
   、２又は３に記載の結合回路網。 ６、前記直列接続回路が３個のクロスバー交換器を具え
   、これらクロスバー交換器から、各サイロアレイにより
   相互接続されている２個の対を形成することを特徴とす
   る請求項１から５までのいずれか１項に記載の結合回路
   網。 ７、結合回路網が単一の基板素子上に集積化されている
   ことを特徴とする請求項１から６までのいずれか１項に
   記載の結合回路網。 ８、データ処理装置が、前記第１出力部の一部からデー
   タが供給されると共に前記第１入力部の別の部分にデー
   タを供給する処理手段を具え、この処理手段が、固定サ
   イクル長のジャンプレスプログラム情報により活性化さ れ得ることを特徴とする請求項１から７までのいずれか
   １項に記載の結合回路網。 ９、前記処理手段が少なくとも２個の並列動作処理素子
   を具え、これら処理素子の各々が少なくとも２個の第２
   入力部及び少なくとも２個の第２出力部を具え、これら
   第２入力部及び第２出力部が全て結合回路網に個別に接
   続され、各処理素子用のプログラム情報が、固定サイク
   ル長の同期活性化プログラムをそれぞれ有することを特
   徴とする請求項８に記載の結合回路網。 １０、データ処理装置が、結合回路網と共に単一基板上
   に集積化されていることを特徴とする請求項８又は９に
   記載の結合回路網。 １１、クロスバー交換点の少なくとも１個が観念的なも
   のとされていることを特徴とする請求項１から１０まで
   のいずれか１項に記載の結合回路網。 １２、前記サイロレジスタのうちの少なくとも１個が観
   念的なものとされていることを特徴とする請求項１から
   １１までのいずれか１項に記載の結合回路網。 １３、前記第１出力部が全体として並列して作動するよ
   うに構成したことを特徴とする請求項１から１２までの
   いずれか１項に記載の結合回路網。 １４、少なくとも１個のサイロアレイの少なくとも一部
   が、ダイナミックＲＡＭメモリで構成されていることを
   特徴とする請求項１から１３までのいずれか１項に記載
   の結合回路網。 １５、請求項１から１４までのいずれか１項に記載の結
   合回路網を具えるデータ処理装置。