JPH0877002A - 並列プロセッサ装置 - Google Patents
並列プロセッサ装置Info
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- JPH0877002A JPH0877002A JP6207805A JP20780594A JPH0877002A JP H0877002 A JPH0877002 A JP H0877002A JP 6207805 A JP6207805 A JP 6207805A JP 20780594 A JP20780594 A JP 20780594A JP H0877002 A JPH0877002 A JP H0877002A
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- JP
- Japan
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- parallel processor
- unit
- arithmetic
- data
- arithmetic processing
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
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- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Software Systems (AREA)
- Image Processing (AREA)
- Advance Control (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【目的】異なったデータ長の信号に合わせて効率のよい
演算処理を行うことができる並列プロセッサ装置を提供
する。 【構成】 並列プロセッサ１は、ｎ個の単位プロセッサ
１００i と（ｍ−ｎ）個の単位プロセッサ２００p をそ
れぞれ有する第１並列プロセッサ１０と第２並列プロセ
ッサ２０が直列に接続されている構成になっている。処
理の単位となるデータ数がｍ個以下、ｎ個以上の信号に
ついては、これらの並列プロセッサ装置を連結して１つ
の並列プロセッサ装置として使用し、従来の並列プロセ
ッサ装置と同等の演算処理を行う。データ長がｎ個以下
の信号については、これらの並列プロセッサ装置を独立
に使用してパイプライン処理を行い、従来の並列プロセ
ッサ装置の２倍の量の演算処理を行う。
演算処理を行うことができる並列プロセッサ装置を提供
する。 【構成】 並列プロセッサ１は、ｎ個の単位プロセッサ
１００i と（ｍ−ｎ）個の単位プロセッサ２００p をそ
れぞれ有する第１並列プロセッサ１０と第２並列プロセ
ッサ２０が直列に接続されている構成になっている。処
理の単位となるデータ数がｍ個以下、ｎ個以上の信号に
ついては、これらの並列プロセッサ装置を連結して１つ
の並列プロセッサ装置として使用し、従来の並列プロセ
ッサ装置と同等の演算処理を行う。データ長がｎ個以下
の信号については、これらの並列プロセッサ装置を独立
に使用してパイプライン処理を行い、従来の並列プロセ
ッサ装置の２倍の量の演算処理を行う。
Description
【０００１】
【産業上の利用分野】本発明は映像信号等について高速
ディジタル演算処理を行う並列プロセッサ装置に関す
る。
ディジタル演算処理を行う並列プロセッサ装置に関す
る。
【０００２】
【従来の技術】ディジタル形式の映像信号について高速
にディジタル演算処理を行う装置として、例えば文献、
Chiders J. et al「SVP:SERIAL VIDEO PROCESSOR/Proce
edingsof the IEEE 1990 CUSTOM INTEGRATED CIRCUITS
CONFERENCE,pp.17.3.1 〜17.3.4」に開示された並列プ
ロセッサ装置が知られている。以下、図９および図６を
参照して上記文献に開示された装置（ＳＶＰ演算処理装
置）について説明する。
にディジタル演算処理を行う装置として、例えば文献、
Chiders J. et al「SVP:SERIAL VIDEO PROCESSOR/Proce
edingsof the IEEE 1990 CUSTOM INTEGRATED CIRCUITS
CONFERENCE,pp.17.3.1 〜17.3.4」に開示された並列プ
ロセッサ装置が知られている。以下、図９および図６を
参照して上記文献に開示された装置（ＳＶＰ演算処理装
置）について説明する。
【０００３】まず、図９を参照して、並列プロセッサ８
の構成を説明する。並列プロセッサ８は、図９に示すよ
うにｍ個の単位プロセッサ８０1 〜８０mを有する並列
プロセッサ装置になっており、直列（シリアル）に入力
された映像信号の、例えば１ワード８ビット構成の各画
素のデータ（画素値Ｄi ，ｉ＝１，２，…，ｍ、以下従
来の技術の説明において同じ）を１水平期間分（１ライ
ン分）ずつレジスタＲ１〜Ｒｍにより並列（パラレル）
データに変換し、次の水平期間に、これらの画素値Ｄi
について各単位プロセッサ８０1 〜８０m においてディ
ジタル演算処理を行い、各演算処理結果Ｑi をレジスタ
Ｒ１〜Ｒｍによりシリアルデータに再び変換して出力端
子ＯＵＴＴから出力するように構成されている。
の構成を説明する。並列プロセッサ８は、図９に示すよ
うにｍ個の単位プロセッサ８０1 〜８０mを有する並列
プロセッサ装置になっており、直列（シリアル）に入力
された映像信号の、例えば１ワード８ビット構成の各画
素のデータ（画素値Ｄi ，ｉ＝１，２，…，ｍ、以下従
来の技術の説明において同じ）を１水平期間分（１ライ
ン分）ずつレジスタＲ１〜Ｒｍにより並列（パラレル）
データに変換し、次の水平期間に、これらの画素値Ｄi
について各単位プロセッサ８０1 〜８０m においてディ
ジタル演算処理を行い、各演算処理結果Ｑi をレジスタ
Ｒ１〜Ｒｍによりシリアルデータに再び変換して出力端
子ＯＵＴＴから出力するように構成されている。
【０００４】単位プロセッサ８０1 〜８０m は、１ライ
ンに含まれる画素数ｍと同数、各画素に対応して設けら
れており、それぞれレジスタ（Ｒｉ）８０６i 、レジス
タ（Ｒｉｊ）８０８i ，８１０i ，８１２i 、単位遅延
素子（Ｇｉ）８０２i 、単位遅延素子（Ｈｉ）８０
４i 、算術論理演算ユニット（ＡＬＵｉ）８１４i 、ス
イッチ（Ｕｉ）８１６i 、スイッチ（Ｓｉ）８１８i ス
イッチ（Ｖｉ）８２６i 、スイッチ（Ｔｉ）８２８i 、
スイッチ（Ｓｉｊ）８２０i ，８２２i ，８２４i、お
よび、スイッチ（Ｔｉｊ）８４０i ，８４２i ，８４４
i （ｊ＝０，１，２、以下同じ）から構成されている。
単位遅延素子（Ｇｉ）８０２i は直列に接続されてお
り、各単位遅延素子（Ｇｉ）８０２i は、それぞれ並列
プロセッサ８の入力端子ＲＰＴから入力されたリードポ
インタ信号ＲＰに映像信号の１画素が入力される時間に
対応する時間だけ遅延を与える。単位遅延素子（Ｈｉ）
８０４i は直列に接続されており、各単位遅延素子（Ｈ
ｉ）８０４i は、それぞれ並列プロセッサ８の入力端子
ＷＰＴから入力されたライトポインタ信号ＷＰに映像信
号の１画素に対応する遅延時間を与える。
ンに含まれる画素数ｍと同数、各画素に対応して設けら
れており、それぞれレジスタ（Ｒｉ）８０６i 、レジス
タ（Ｒｉｊ）８０８i ，８１０i ，８１２i 、単位遅延
素子（Ｇｉ）８０２i 、単位遅延素子（Ｈｉ）８０
４i 、算術論理演算ユニット（ＡＬＵｉ）８１４i 、ス
イッチ（Ｕｉ）８１６i 、スイッチ（Ｓｉ）８１８i ス
イッチ（Ｖｉ）８２６i 、スイッチ（Ｔｉ）８２８i 、
スイッチ（Ｓｉｊ）８２０i ，８２２i ，８２４i、お
よび、スイッチ（Ｔｉｊ）８４０i ，８４２i ，８４４
i （ｊ＝０，１，２、以下同じ）から構成されている。
単位遅延素子（Ｇｉ）８０２i は直列に接続されてお
り、各単位遅延素子（Ｇｉ）８０２i は、それぞれ並列
プロセッサ８の入力端子ＲＰＴから入力されたリードポ
インタ信号ＲＰに映像信号の１画素が入力される時間に
対応する時間だけ遅延を与える。単位遅延素子（Ｈｉ）
８０４i は直列に接続されており、各単位遅延素子（Ｈ
ｉ）８０４i は、それぞれ並列プロセッサ８の入力端子
ＷＰＴから入力されたライトポインタ信号ＷＰに映像信
号の１画素に対応する遅延時間を与える。
【０００５】レジスタ（Ｒｉ）８０６i は、それぞれ例
えば８ビット幅のレジスタであって、その入力端子がス
イッチ（Ｕｉ）８１６i を介して並列プロセッサ８の信
号ＩＮＴに、スイッチ（Ｔｉ）８１８i を介して算術論
理演算ユニット（ＡＬＵｉ）８１４i の書き込みビット
線ＷＢｉに接続され、出力端子がスイッチ（Ｖｉ）８２
６i を介して並列プロセッサ８の出力端子ＯＵＴＴに、
スイッチ（Ｔｉ）８２８i を介して算術論理演算ユニッ
ト（ＡＬＵｉ）８１４i の読み出しビット線ＲＢｉに接
続されている。レジスタ（Ｒｉ）８０６i は、スイッチ
（Ｕｉ）８１６i を介して並列プロセッサ８の入力端子
ＩＮＴから入力された画素値Ｄi またはスイッチ（Ｔ
ｉ）８１８i を介して算術論理演算ユニット（ＡＬＵ
ｉ）８１４i の書き込みビット線ＷＢｉから入力された
演算処理結果Ｑi を保持し、保持したデータをスイッチ
（Ｖｉ）８２６i を介して並列プロセッサ８の出力端子
ＯＵＴＴまたはスイッチ（Ｔｉ）８２８i を介して算術
論理演算ユニット（ＡＬＵｉ）８１４i の読み出しビッ
ト線ＲＢｉに対して出力する。
えば８ビット幅のレジスタであって、その入力端子がス
イッチ（Ｕｉ）８１６i を介して並列プロセッサ８の信
号ＩＮＴに、スイッチ（Ｔｉ）８１８i を介して算術論
理演算ユニット（ＡＬＵｉ）８１４i の書き込みビット
線ＷＢｉに接続され、出力端子がスイッチ（Ｖｉ）８２
６i を介して並列プロセッサ８の出力端子ＯＵＴＴに、
スイッチ（Ｔｉ）８２８i を介して算術論理演算ユニッ
ト（ＡＬＵｉ）８１４i の読み出しビット線ＲＢｉに接
続されている。レジスタ（Ｒｉ）８０６i は、スイッチ
（Ｕｉ）８１６i を介して並列プロセッサ８の入力端子
ＩＮＴから入力された画素値Ｄi またはスイッチ（Ｔ
ｉ）８１８i を介して算術論理演算ユニット（ＡＬＵ
ｉ）８１４i の書き込みビット線ＷＢｉから入力された
演算処理結果Ｑi を保持し、保持したデータをスイッチ
（Ｖｉ）８２６i を介して並列プロセッサ８の出力端子
ＯＵＴＴまたはスイッチ（Ｔｉ）８２８i を介して算術
論理演算ユニット（ＡＬＵｉ）８１４i の読み出しビッ
ト線ＲＢｉに対して出力する。
【０００６】スイッチ（Ｕｉ）８１６i は、ライトポイ
ンタ信号ＷＰが有効化（アサート）された場合のみに並
列プロセッサ８の入力端子ＩＮＴからの画素値Ｄi をレ
ジスタ（Ｒｉ）８０６i に対して出力して保持させる。
スイッチ（Ｓｉ）８１８i は、アドレスデコーダ８５０
から印加される書き込み信号ＷＷが有効化された場合の
みに算術論理演算ユニット（ＡＬＵｉ）８１４ i からの
演算処理結果Ｑi をレジスタ（Ｒｉ）８０６i に書き込
む。
ンタ信号ＷＰが有効化（アサート）された場合のみに並
列プロセッサ８の入力端子ＩＮＴからの画素値Ｄi をレ
ジスタ（Ｒｉ）８０６i に対して出力して保持させる。
スイッチ（Ｓｉ）８１８i は、アドレスデコーダ８５０
から印加される書き込み信号ＷＷが有効化された場合の
みに算術論理演算ユニット（ＡＬＵｉ）８１４ i からの
演算処理結果Ｑi をレジスタ（Ｒｉ）８０６i に書き込
む。
【０００７】スイッチ（Ｖｉ）８２６i は、ライトポイ
ンタ信号ＷＰが有効化された場合のみにレジスタ（Ｒ
ｉ）８０６i に保持されたデータを読み出して並列プロ
セッサ８の出力端子ＯＵＴＴに対して出力する。スイッ
チ（Ｔｉ）８２８i は、アドレスデコーダ８５０から印
加される読み出し信号ＲＷが有効化された場合のみにレ
ジスタ（Ｒｉ）８０６i に保持されたデータを算術論理
演算ユニット（ＡＬＵｉ）８１４i の読み出しビット線
ＲＢｉに対して出力する。単位遅延素子（Ｇｉ）８０２
i 、単位遅延素子（Ｈｉ）８０４i 、レジスタ（Ｒｉ）
８０６i 、スイッチ（Ｕｉ）８１６i 、スイッチ（Ｓ
ｉ）８１８i 、スイッチ（Ｖｉ）８２６i 、および、ス
イッチ（Ｔｉ）８２８i はシフトレジスタ（ＳＲ）８２
を構成している。
ンタ信号ＷＰが有効化された場合のみにレジスタ（Ｒ
ｉ）８０６i に保持されたデータを読み出して並列プロ
セッサ８の出力端子ＯＵＴＴに対して出力する。スイッ
チ（Ｔｉ）８２８i は、アドレスデコーダ８５０から印
加される読み出し信号ＲＷが有効化された場合のみにレ
ジスタ（Ｒｉ）８０６i に保持されたデータを算術論理
演算ユニット（ＡＬＵｉ）８１４i の読み出しビット線
ＲＢｉに対して出力する。単位遅延素子（Ｇｉ）８０２
i 、単位遅延素子（Ｈｉ）８０４i 、レジスタ（Ｒｉ）
８０６i 、スイッチ（Ｕｉ）８１６i 、スイッチ（Ｓ
ｉ）８１８i 、スイッチ（Ｖｉ）８２６i 、および、ス
イッチ（Ｔｉ）８２８i はシフトレジスタ（ＳＲ）８２
を構成している。
【０００８】レジスタ（Ｒｉｊ）８０８i ，８１０i ，
８１２i は、それぞれスイッチ（Ｓｉｊ）８２０i ，８
２２i ，８２４i およびスイッチ（Ｕｉ）８１６i を介
して印加される算術論理演算ユニット（ＡＬＵｉ）８１
４i の演算処理結果Ｑi または画素値Ｄi を保持し、保
持したデータをスイッチ（Ｔｉｊ）８４０i ，８４
２ i ，８４４i およびスイッチ（Ｖｉ）８２６i を介し
て並列プロセッサ８の出力端子ＯＵＴＴに対して出力す
る。つまり、レジスタ（Ｒｉｊ）８０８i ，８１０i ，
８１２i は算術論理演算ユニット（ＡＬＵｉ）８１４i
の処理に係るデータ、例えば現フレーム、前フレームの
画素値Ｄi および演算処理の中間結果等を記憶するレジ
スタとして動作する。
８１２i は、それぞれスイッチ（Ｓｉｊ）８２０i ，８
２２i ，８２４i およびスイッチ（Ｕｉ）８１６i を介
して印加される算術論理演算ユニット（ＡＬＵｉ）８１
４i の演算処理結果Ｑi または画素値Ｄi を保持し、保
持したデータをスイッチ（Ｔｉｊ）８４０i ，８４
２ i ，８４４i およびスイッチ（Ｖｉ）８２６i を介し
て並列プロセッサ８の出力端子ＯＵＴＴに対して出力す
る。つまり、レジスタ（Ｒｉｊ）８０８i ，８１０i ，
８１２i は算術論理演算ユニット（ＡＬＵｉ）８１４i
の処理に係るデータ、例えば現フレーム、前フレームの
画素値Ｄi および演算処理の中間結果等を記憶するレジ
スタとして動作する。
【０００９】スイッチ（Ｓｉｊ）８２０i ，８２２i ，
８２４i は、それぞれアドレスデコーダ８５０から印加
される書き込み信号ＷＷ０，ＷＷ１，ＷＷ２が有効化さ
れた場合のみに算術論理演算ユニット（ＡＬＵｉ）８１
４i の演算処理結果Ｑi または画素値Ｄi をレジスタ
（Ｒｉｊ）８０８i ，８１０i ，８１２i に書き込む。
スイッチ（Ｔｉｊ）８４０i ，８４２i ，８４４i は、
それぞれアドレスデコーダ８５０から印加される書き込
み信号ＲＷ０，ＲＷ１，ＲＷ２が有効化された場合のみ
にレジスタ（Ｒｉｊ）８０８i ，８１０i ，８１２i に
保持されたデータを読み出してスイッチ（Ｖｉ）８２６
i を介して並列プロセッサ８の出力端子ＯＵＴＴに対し
て出力する。レジスタ（Ｒｉｊ）８０８i ，８１０i ，
８１２i 、スイッチ（Ｓｉｊ）８２０i ，８２２i ，８
２４i 、および、スイッチ（Ｔｉｊ）８４０i ，８４２
i ，８４４i はレジスタ群８４i を構成する。
８２４i は、それぞれアドレスデコーダ８５０から印加
される書き込み信号ＷＷ０，ＷＷ１，ＷＷ２が有効化さ
れた場合のみに算術論理演算ユニット（ＡＬＵｉ）８１
４i の演算処理結果Ｑi または画素値Ｄi をレジスタ
（Ｒｉｊ）８０８i ，８１０i ，８１２i に書き込む。
スイッチ（Ｔｉｊ）８４０i ，８４２i ，８４４i は、
それぞれアドレスデコーダ８５０から印加される書き込
み信号ＲＷ０，ＲＷ１，ＲＷ２が有効化された場合のみ
にレジスタ（Ｒｉｊ）８０８i ，８１０i ，８１２i に
保持されたデータを読み出してスイッチ（Ｖｉ）８２６
i を介して並列プロセッサ８の出力端子ＯＵＴＴに対し
て出力する。レジスタ（Ｒｉｊ）８０８i ，８１０i ，
８１２i 、スイッチ（Ｓｉｊ）８２０i ，８２２i ，８
２４i 、および、スイッチ（Ｔｉｊ）８４０i ，８４２
i ，８４４i はレジスタ群８４i を構成する。
【００１０】算術論理演算ユニット（ＡＬＵｉ）８１４
i は、読み出しビット線ＲＢｉから画素値Ｄi 、あるい
は、レジスタ群８４i に記憶されたデータ等を読み込ん
で演算処理、例えばフレーム間動き検出処理等を行っ
て、その演算処理結果Ｑi あるいは中間結果を、書き込
みビット線ＷＢｉからレジスタ群８４i または並列プロ
セッサ８の出力端子ＯＵＴＴに出力する。ここで、読み
出しビット線ＲＢｉは算術論理演算ユニット（ＡＬＵ
ｉ）８１４ i のリードビット線であり、算術論理演算ユ
ニット（ＡＬＵｉ）８１４i は、スイッチ（Ｔｉ）８２
８i およびスイッチ（Ｔｉｊ）８４０i ，８４２i ，８
４４ i をアドレスデコーダ８５０を介して適切に制御す
ることにより、レジスタ（Ｒｉ）８０６i およびレジス
タ群８４i に記憶されたデータを読み出すことができ
る。また、出力端子ＯＵＴＴは算術論理演算ユニット
（ＡＬＵｉ）８１４i のライトビット線であり、算術論
理演算ユニット（ＡＬＵｉ）８１４i は、スイッチ（Ｓ
ｉ）８１８i およびスイッチ（Ｓｉｊ）８２０i ，８２
２i ，８２４i をアドレスデコーダ８５０を介して適切
に制御することにより、レジスタ（Ｒｉ）８０６i およ
びレジスタ群８４i に演算処理結果Ｑi 等のデータを書
き込むことができる。
i は、読み出しビット線ＲＢｉから画素値Ｄi 、あるい
は、レジスタ群８４i に記憶されたデータ等を読み込ん
で演算処理、例えばフレーム間動き検出処理等を行っ
て、その演算処理結果Ｑi あるいは中間結果を、書き込
みビット線ＷＢｉからレジスタ群８４i または並列プロ
セッサ８の出力端子ＯＵＴＴに出力する。ここで、読み
出しビット線ＲＢｉは算術論理演算ユニット（ＡＬＵ
ｉ）８１４ i のリードビット線であり、算術論理演算ユ
ニット（ＡＬＵｉ）８１４i は、スイッチ（Ｔｉ）８２
８i およびスイッチ（Ｔｉｊ）８４０i ，８４２i ，８
４４ i をアドレスデコーダ８５０を介して適切に制御す
ることにより、レジスタ（Ｒｉ）８０６i およびレジス
タ群８４i に記憶されたデータを読み出すことができ
る。また、出力端子ＯＵＴＴは算術論理演算ユニット
（ＡＬＵｉ）８１４i のライトビット線であり、算術論
理演算ユニット（ＡＬＵｉ）８１４i は、スイッチ（Ｓ
ｉ）８１８i およびスイッチ（Ｓｉｊ）８２０i ，８２
２i ，８２４i をアドレスデコーダ８５０を介して適切
に制御することにより、レジスタ（Ｒｉ）８０６i およ
びレジスタ群８４i に演算処理結果Ｑi 等のデータを書
き込むことができる。
【００１１】さらに、算術論理演算ユニット（ＡＬＵ
ｉ）８１４i はそれぞれ隣接した単位プロセッサ８０
i+1 ，８０i-1 のレジスタ群８４i+1 ，８４i-1 のデー
タを利用した演算処理を行うためにデータバスＸi ，Ｙ
i+1 を有している。データバスＸi は算術論理演算ユニ
ット（ＡＬＵｉ）８１４i がレジスタ群８４i+1 からデ
ータを読み出すために用いられ、データバスＹi+1 は算
術論理演算ユニット（ＡＬＵｉ）８１４i がレジスタ群
８４i-1 からデータを読み出すために用いられる。つま
り、制御回路８５２は算術論理演算ユニット（ＡＬＵｉ
＋１）８１４i+1を制御して、レジスタ群８４i+1 に記
憶されているデータを出力端子ＲＢｉ＋１を介して読み
出させ、算術論理演算ユニット（ＡＬＵｉ＋１）８１４
i+1 からデータバスＸi を介して算術論理演算ユニット
（ＡＬＵｉ）８１４i に対して出力させる。また逆に、
制御回路８５２は算術論理演算ユニット（ＡＬＵｉ）８
１４i を制御して、レジスタ群８４i に記憶されている
データを出力端子ＲＢｉを介して読み出させ、算術論理
演算ユニット（ＡＬＵｉ）８１４i からデータバスＹ
i+1 を介して算術論理演算ユニット（ＡＬＵｉ）８１４
i+1 に対して出力させる。なお図９に示すように、デー
タバスＹ1 に接続されるべき算術論理演算ユニット（Ａ
ＬＵｉ）８１４i は存在しないので、データバスＹ1 に
は数値０が入力されている。これらのデータバスＸi ，
Ｙi+1 により、算術論理演算ユニット（ＡＬＵｉ）８１
４i はレジスタ群８４i+1 に記憶されているデータを用
いて演算処理を行うことも可能である。
ｉ）８１４i はそれぞれ隣接した単位プロセッサ８０
i+1 ，８０i-1 のレジスタ群８４i+1 ，８４i-1 のデー
タを利用した演算処理を行うためにデータバスＸi ，Ｙ
i+1 を有している。データバスＸi は算術論理演算ユニ
ット（ＡＬＵｉ）８１４i がレジスタ群８４i+1 からデ
ータを読み出すために用いられ、データバスＹi+1 は算
術論理演算ユニット（ＡＬＵｉ）８１４i がレジスタ群
８４i-1 からデータを読み出すために用いられる。つま
り、制御回路８５２は算術論理演算ユニット（ＡＬＵｉ
＋１）８１４i+1を制御して、レジスタ群８４i+1 に記
憶されているデータを出力端子ＲＢｉ＋１を介して読み
出させ、算術論理演算ユニット（ＡＬＵｉ＋１）８１４
i+1 からデータバスＸi を介して算術論理演算ユニット
（ＡＬＵｉ）８１４i に対して出力させる。また逆に、
制御回路８５２は算術論理演算ユニット（ＡＬＵｉ）８
１４i を制御して、レジスタ群８４i に記憶されている
データを出力端子ＲＢｉを介して読み出させ、算術論理
演算ユニット（ＡＬＵｉ）８１４i からデータバスＹ
i+1 を介して算術論理演算ユニット（ＡＬＵｉ）８１４
i+1 に対して出力させる。なお図９に示すように、デー
タバスＹ1 に接続されるべき算術論理演算ユニット（Ａ
ＬＵｉ）８１４i は存在しないので、データバスＹ1 に
は数値０が入力されている。これらのデータバスＸi ，
Ｙi+1 により、算術論理演算ユニット（ＡＬＵｉ）８１
４i はレジスタ群８４i+1 に記憶されているデータを用
いて演算処理を行うことも可能である。
【００１２】制御回路（Ｃ）８５２は、アドレス信号Ａ
ＤＲＳおよび各算術論理演算ユニット（ＡＬＵｉ）８１
４i を制御する制御信号ＣＴＲＬを生成して各算術論理
演算ユニット（ＡＬＵｉ）８１４i およびアドレスデコ
ーダ８５０に対して出力する。アドレスデコーダ８５０
は、制御回路８５２が生成したアドレス信号ＡＤＲＳを
デコードして書き込み信号ＷＷ，ＷＷ０，ＷＷ１，ＷＷ
２および読み出し信号ＲＷ，ＲＷ０，ＲＷ１，ＲＷ２を
生成して各レジスタ（Ｒｉ）８０６i および各レジスタ
群８４i に対して出力し、これらのスイッチを制御す
る。
ＤＲＳおよび各算術論理演算ユニット（ＡＬＵｉ）８１
４i を制御する制御信号ＣＴＲＬを生成して各算術論理
演算ユニット（ＡＬＵｉ）８１４i およびアドレスデコ
ーダ８５０に対して出力する。アドレスデコーダ８５０
は、制御回路８５２が生成したアドレス信号ＡＤＲＳを
デコードして書き込み信号ＷＷ，ＷＷ０，ＷＷ１，ＷＷ
２および読み出し信号ＲＷ，ＲＷ０，ＲＷ１，ＲＷ２を
生成して各レジスタ（Ｒｉ）８０６i および各レジスタ
群８４i に対して出力し、これらのスイッチを制御す
る。
【００１３】以下、図６を参照して並列プロセッサ８の
動作を説明する。図６〔Ｔ１〕に示す水平期間ｋにおけ
る〔Ｓ１１〕の処理に示すように、水平期間ｋの映像信
号の画素値Ｄi が並列プロセッサ８の入力端子ＩＮＴか
らシリアルに入力される。最初の画素値Ｄi が入力端子
ＩＮＴに入力されると同時に、リードポインタ信号ＲＰ
が有効化されて入力端子ＲＰＴに入力される。有効化さ
れたリードポインタ信号ＲＰは、入力端子ＩＮＴに画素
値Ｄi が入力されるたびに各単位遅延素子（Ｇｉ）８０
２i で遅延が加えられてスイッチ（Ｖｉ）８２６i に対
して印加される。スイッチ（Ｕｉ）８１６i は、単位遅
延素子（Ｇｉ）８０２i-1 から印加されるリードポイン
タ信号ＲＰが有効化されている場合に閉じ、対応するレ
ジスタ（Ｒｉ）８０６i に画素値Ｄi を書き込む。従っ
て図６〔Ｓ１１〕の処理に示すように、水平期間ｋの終
了時には、全てのレジスタ（Ｒｉ）８０６i にはそれぞ
れ水平期間ｋの画素値Ｄi が記憶され、シフトレジスタ
（ＳＲ）８２全体としては１ライン（１Ｈ）分の画素値
Ｄi が記憶されることになる。
動作を説明する。図６〔Ｔ１〕に示す水平期間ｋにおけ
る〔Ｓ１１〕の処理に示すように、水平期間ｋの映像信
号の画素値Ｄi が並列プロセッサ８の入力端子ＩＮＴか
らシリアルに入力される。最初の画素値Ｄi が入力端子
ＩＮＴに入力されると同時に、リードポインタ信号ＲＰ
が有効化されて入力端子ＲＰＴに入力される。有効化さ
れたリードポインタ信号ＲＰは、入力端子ＩＮＴに画素
値Ｄi が入力されるたびに各単位遅延素子（Ｇｉ）８０
２i で遅延が加えられてスイッチ（Ｖｉ）８２６i に対
して印加される。スイッチ（Ｕｉ）８１６i は、単位遅
延素子（Ｇｉ）８０２i-1 から印加されるリードポイン
タ信号ＲＰが有効化されている場合に閉じ、対応するレ
ジスタ（Ｒｉ）８０６i に画素値Ｄi を書き込む。従っ
て図６〔Ｓ１１〕の処理に示すように、水平期間ｋの終
了時には、全てのレジスタ（Ｒｉ）８０６i にはそれぞ
れ水平期間ｋの画素値Ｄi が記憶され、シフトレジスタ
（ＳＲ）８２全体としては１ライン（１Ｈ）分の画素値
Ｄi が記憶されることになる。
【００１４】次に、図６〔Ｔ２〕に示す水平ブランキン
グ期間ｋにおける〔Ｓ１２〕の処理に示すように、制御
回路８５２は所定のアドレス信号ＡＤＲＳを発生してア
ドレスデコーダ８５０に読み出し信号ＲＷと書き込み信
号ＷＷ０とを有効化させ、スイッチ（Ｔｉ）８２８i と
（Ｓｉ０）８２０i とを制御してこれらを閉じさせる。
以上の動作により算術論理演算ユニット（ＡＬＵｉ）８
１４i のレジスタ群８４i の各レジスタに対するデータ
の読み出しおよび書き込みが可能となる。次に、図６
〔Ｔ３〕に示す水平期間ｋ＋１において、〔Ｓ１３〕，
〔Ｓ１４〕の処理に示すように、制御回路８５２は所定
のアドレス信号ＡＤＲＳを生成してアドレスデコーダ８
５０に読み出し信号ＲＷ０〜ＲＷ２と書き込み信号ＷＷ
０〜ＷＷ２とを有効化させてスイッチ（Ｓｉｊ）８２０
i ，８２２i ，８２４i およびスイッチ（Ｔｉｊ）８４
０i ，８４２i ，８４４i を閉じさせ、算術論理演算ユ
ニット（ＡＬＵｉ）８１４i によるレジスタ（Ｒｉｊ）
８０８i ，８１０i ，８１２i の読み出しおよび書き込
みを可能とする。また、図６〔Ｓ１３〕の処理に示すよ
うに、制御回路８５２は水平期間ｋ＋１においても水平
期間ｋと同様に、入力端子ＩＮＴから入力される水平期
間ｋ＋１の画素値Ｄi をレジスタ（Ｒｉ）８０６i に記
憶させる。同時に図６〔Ｓ１４〕の処理に示すように、
制御回路８５２は、算術論理演算ユニット（ＡＬＵｉ）
８１４i を制御してレジスタ（Ｒｉｊ）８０８i ，８１
０i ，８１２i に記憶されたデータを用いて演算処理を
行い、その演算処理結果Ｑi を（Ｒｉ１）８１０iに戻
す。
グ期間ｋにおける〔Ｓ１２〕の処理に示すように、制御
回路８５２は所定のアドレス信号ＡＤＲＳを発生してア
ドレスデコーダ８５０に読み出し信号ＲＷと書き込み信
号ＷＷ０とを有効化させ、スイッチ（Ｔｉ）８２８i と
（Ｓｉ０）８２０i とを制御してこれらを閉じさせる。
以上の動作により算術論理演算ユニット（ＡＬＵｉ）８
１４i のレジスタ群８４i の各レジスタに対するデータ
の読み出しおよび書き込みが可能となる。次に、図６
〔Ｔ３〕に示す水平期間ｋ＋１において、〔Ｓ１３〕，
〔Ｓ１４〕の処理に示すように、制御回路８５２は所定
のアドレス信号ＡＤＲＳを生成してアドレスデコーダ８
５０に読み出し信号ＲＷ０〜ＲＷ２と書き込み信号ＷＷ
０〜ＷＷ２とを有効化させてスイッチ（Ｓｉｊ）８２０
i ，８２２i ，８２４i およびスイッチ（Ｔｉｊ）８４
０i ，８４２i ，８４４i を閉じさせ、算術論理演算ユ
ニット（ＡＬＵｉ）８１４i によるレジスタ（Ｒｉｊ）
８０８i ，８１０i ，８１２i の読み出しおよび書き込
みを可能とする。また、図６〔Ｓ１３〕の処理に示すよ
うに、制御回路８５２は水平期間ｋ＋１においても水平
期間ｋと同様に、入力端子ＩＮＴから入力される水平期
間ｋ＋１の画素値Ｄi をレジスタ（Ｒｉ）８０６i に記
憶させる。同時に図６〔Ｓ１４〕の処理に示すように、
制御回路８５２は、算術論理演算ユニット（ＡＬＵｉ）
８１４i を制御してレジスタ（Ｒｉｊ）８０８i ，８１
０i ，８１２i に記憶されたデータを用いて演算処理を
行い、その演算処理結果Ｑi を（Ｒｉ１）８１０iに戻
す。
【００１５】次に、図６〔Ｔ４〕に示す水平ブランキン
グ期間ｋ＋１において、〔Ｓ１５〕の処理に示すよう
に、制御回路８５２は所定のアドレス信号ＡＤＲＳを生
成してアドレスデコーダ８５０に読み出し信号ＲＷ１お
よび書き込み信号ＷＷを有効化させ、スイッチ（Ｔｉ
ｊ）８４２i およびスイッチ（Ｔｉ）８２８i を閉じさ
せる。続いて制御回路８５２は、算術論理演算ユニット
（ＡＬＵｉ）８１４i を制御して（Ｒｉ１）８１０i に
記憶されている演算処理結果Ｑi を読み出しビット線Ｒ
Ｂｉ、算術論理演算ユニット（ＡＬＵｉ）８１４i 、お
よび、書き込みビット線ＷＢｉを介してレジスタ（Ｒ
ｉ）８０６i に記録させる。次に、図６〔Ｔ５〕に示す
水平期間ｋ＋２において、〔Ｓ１６〕〜〔Ｓ１８〕の処
理に示すように、水平期間ｋにおいてと同様に入力端子
ＲＰＴにリードポインタ信号ＲＰが有効化され、単位遅
延素子（Ｇｉ）８０２i により順次遅延を受けてスイッ
チ（Ｖｉ）８２６i に対して出力される。スイッチ（Ｖ
ｉ）８２６iは、順次レジスタ（Ｒｉ）８０６i に記憶
されている演算処理結果Ｑi を並列プロセッサ８の出力
端子ＯＵＴＴに対して出力する。従って、各単位プロセ
ッサ８０i の１ライン分の演算処理結果Ｑi が出力端子
ＯＵＴＴから順番に、画素値Ｄ i と同じデータレートで
シリアルに出力される。
グ期間ｋ＋１において、〔Ｓ１５〕の処理に示すよう
に、制御回路８５２は所定のアドレス信号ＡＤＲＳを生
成してアドレスデコーダ８５０に読み出し信号ＲＷ１お
よび書き込み信号ＷＷを有効化させ、スイッチ（Ｔｉ
ｊ）８４２i およびスイッチ（Ｔｉ）８２８i を閉じさ
せる。続いて制御回路８５２は、算術論理演算ユニット
（ＡＬＵｉ）８１４i を制御して（Ｒｉ１）８１０i に
記憶されている演算処理結果Ｑi を読み出しビット線Ｒ
Ｂｉ、算術論理演算ユニット（ＡＬＵｉ）８１４i 、お
よび、書き込みビット線ＷＢｉを介してレジスタ（Ｒ
ｉ）８０６i に記録させる。次に、図６〔Ｔ５〕に示す
水平期間ｋ＋２において、〔Ｓ１６〕〜〔Ｓ１８〕の処
理に示すように、水平期間ｋにおいてと同様に入力端子
ＲＰＴにリードポインタ信号ＲＰが有効化され、単位遅
延素子（Ｇｉ）８０２i により順次遅延を受けてスイッ
チ（Ｖｉ）８２６i に対して出力される。スイッチ（Ｖ
ｉ）８２６iは、順次レジスタ（Ｒｉ）８０６i に記憶
されている演算処理結果Ｑi を並列プロセッサ８の出力
端子ＯＵＴＴに対して出力する。従って、各単位プロセ
ッサ８０i の１ライン分の演算処理結果Ｑi が出力端子
ＯＵＴＴから順番に、画素値Ｄ i と同じデータレートで
シリアルに出力される。
【００１６】さらに、図６〔Ｔ６〕〜〔Ｔ８〕に示す水
平ブランキング期間ｋ＋２〜水平ブランキング期間ｋ＋
３の処理に示すように、水平期間ｋ＋１，ｋ＋２，…に
おいて並列プロセッサ８に入力された画素値Ｄi につい
ても、並列プロセッサ８において上述した各処理が行わ
れ、その演算処理結果Ｑi が順次出力端子ＯＵＴＴから
出力されてゆく。なお並列プロセッサ８の動作は、図６
を参照して後述する本発明の並列プロセッサ１のＨＤＴ
Ｖ方式の映像信号の画素値Ｄi についての演算処理の第
２の動作と共通している。
平ブランキング期間ｋ＋２〜水平ブランキング期間ｋ＋
３の処理に示すように、水平期間ｋ＋１，ｋ＋２，…に
おいて並列プロセッサ８に入力された画素値Ｄi につい
ても、並列プロセッサ８において上述した各処理が行わ
れ、その演算処理結果Ｑi が順次出力端子ＯＵＴＴから
出力されてゆく。なお並列プロセッサ８の動作は、図６
を参照して後述する本発明の並列プロセッサ１のＨＤＴ
Ｖ方式の映像信号の画素値Ｄi についての演算処理の第
２の動作と共通している。
【００１７】以上説明した並列プロセッサ８において
は、アドレスデコーダ８５０と制御回路８５２とは全て
の単位プロセッサ８０i に対してそれぞれ１個ずつあれ
ばよい。すなわち並列プロセッサ８は、１水平期間（１
Ｈ）分の画素数ｍと同数のプロセッサエレメント（単位
プロセッサ８０i ）を有するＳＩＭＤ（ＳｉｎｇｌｅＩ
ｎｓｔｒｕｃｔｉｏｎ Ｍｕｔｉｐｌｅ Ｄａｔａ）方
式の並列プロセッサである。映像信号の処理において
は、全ての画素値Ｄi に対して同一の演算処理を行うの
が普通であるため、ＳＩＭＤ方式により問題なく演算処
理を行うことができる。またＳＩＭＤ方式の並列プロセ
ッサ８は、アドレスデコーダ８５０と制御回路８５２を
各単位プロセッサ８０i に対して共通に設ければよいの
で、回路規模が小さくなるという点で有利である。
は、アドレスデコーダ８５０と制御回路８５２とは全て
の単位プロセッサ８０i に対してそれぞれ１個ずつあれ
ばよい。すなわち並列プロセッサ８は、１水平期間（１
Ｈ）分の画素数ｍと同数のプロセッサエレメント（単位
プロセッサ８０i ）を有するＳＩＭＤ（ＳｉｎｇｌｅＩ
ｎｓｔｒｕｃｔｉｏｎ Ｍｕｔｉｐｌｅ Ｄａｔａ）方
式の並列プロセッサである。映像信号の処理において
は、全ての画素値Ｄi に対して同一の演算処理を行うの
が普通であるため、ＳＩＭＤ方式により問題なく演算処
理を行うことができる。またＳＩＭＤ方式の並列プロセ
ッサ８は、アドレスデコーダ８５０と制御回路８５２を
各単位プロセッサ８０i に対して共通に設ければよいの
で、回路規模が小さくなるという点で有利である。
【００１８】
【発明が解決しようとする課題】従来からの方式、例え
ばＮＴＳＣによる映像信号の１水平期間の画素数は１，
０００個程度であるのに対し、ＨＤＴＶ方式の映像信号
の１水平期間の画素数は２，０００個程度である。ＳＶ
Ｐ演算処理装置は、１水平期間について１水平期間分の
画素値を処理するように構成されているので、ＳＶＰ演
算処理装置の単位プロセッサ８０i の数も２，０００個
とする必要がある。
ばＮＴＳＣによる映像信号の１水平期間の画素数は１，
０００個程度であるのに対し、ＨＤＴＶ方式の映像信号
の１水平期間の画素数は２，０００個程度である。ＳＶ
Ｐ演算処理装置は、１水平期間について１水平期間分の
画素値を処理するように構成されているので、ＳＶＰ演
算処理装置の単位プロセッサ８０i の数も２，０００個
とする必要がある。
【００１９】現在の半導体装置の製造技術によれば、Ｓ
ＶＰ演算処理装置の単位プロセッサ８０i の数を２，０
００個程度にすることは可能である。しかし、並列プロ
セッサ８においては、従来からの方式による映像信号も
最近の方式による映像信号も演算処理されることが多
い。従って、回路に無駄が生じるという問題がある。
ＶＰ演算処理装置の単位プロセッサ８０i の数を２，０
００個程度にすることは可能である。しかし、並列プロ
セッサ８においては、従来からの方式による映像信号も
最近の方式による映像信号も演算処理されることが多
い。従って、回路に無駄が生じるという問題がある。
【００２０】具体的には、ＳＶＰ演算処理装置をＨＤＴ
Ｖ方式の映像信号をも処理可能なように単位プロセッサ
８０i を２，０００個設けて構成したＳＶＰ演算処理装
置を用いてＨＤＴＶ方式の映像信号を処理する場合に
は、全ての単位プロセッサが処理に用いられることにな
り無駄は生じない。反対に、同じ装置によりＮＴＳＣ方
式の映像信号の演算を行った場合には１，０００個の単
位プロセッサ８０i が使用されないことになり無駄が生
じるという問題がある。つまりＳＶＰ演算処理装置にお
いて処理の単位となるデータの数が異なる種類の信号を
扱う場合には、データ数が最も多い種類のデータ数だけ
単位プロセッサ８０i を設ける必要があり、このような
ＳＶＰ演算処理装置は、それよりもデータ数が少ない信
号に対してはオーバースペックとなる問題がある。
Ｖ方式の映像信号をも処理可能なように単位プロセッサ
８０i を２，０００個設けて構成したＳＶＰ演算処理装
置を用いてＨＤＴＶ方式の映像信号を処理する場合に
は、全ての単位プロセッサが処理に用いられることにな
り無駄は生じない。反対に、同じ装置によりＮＴＳＣ方
式の映像信号の演算を行った場合には１，０００個の単
位プロセッサ８０i が使用されないことになり無駄が生
じるという問題がある。つまりＳＶＰ演算処理装置にお
いて処理の単位となるデータの数が異なる種類の信号を
扱う場合には、データ数が最も多い種類のデータ数だけ
単位プロセッサ８０i を設ける必要があり、このような
ＳＶＰ演算処理装置は、それよりもデータ数が少ない信
号に対してはオーバースペックとなる問題がある。
【００２１】本発明は上述した従来技術の問題点に鑑み
てなされたものであり、当該並列プロセッサ装置が処理
の対象とする複数の種類の信号の内、処理の単位となる
データ数が少ない信号の処理を行う場合に、最もデータ
数が多い信号に対応して設けられた単位プロセッサの内
の余った単位プロセッサを用いて効率のよい処理を行う
ことが可能な並列プロセッサ装置を提供することを目的
とする。また、処理の単位となるデータ数が同一である
場合には、従来の装置よりも複雑かつ高度な演算処理を
行うことが可能な並列プロセッサ装置を提供することを
第２の目的とする。
てなされたものであり、当該並列プロセッサ装置が処理
の対象とする複数の種類の信号の内、処理の単位となる
データ数が少ない信号の処理を行う場合に、最もデータ
数が多い信号に対応して設けられた単位プロセッサの内
の余った単位プロセッサを用いて効率のよい処理を行う
ことが可能な並列プロセッサ装置を提供することを目的
とする。また、処理の単位となるデータ数が同一である
場合には、従来の装置よりも複雑かつ高度な演算処理を
行うことが可能な並列プロセッサ装置を提供することを
第２の目的とする。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に本発明の並列プロセッサ装置は、１周期あたりのデー
タ数が異なる入力信号に演算処理を行う並列プロセッサ
装置であって、それぞれ、１データごとの演算処理を行
う単位演算ユニットを所定の数だけ設けた複数の単位演
算ユニット群を具備し、前記入力信号の１周期当たりの
データを処理可能なだけ前記単位演算ユニットが直列に
接続されるように、前記単位演算ユニット群をそれぞれ
直列に結合し、それらの前記複数の単位演算ユニットを
同じ演算処理を行うように演算ユニットを構成し、前記
それぞれの単位演算ユニットは、前記周期的に入力され
る入力信号の内、対応するデータを受入れ、前記周期ご
とに所定の演算処理を行うように構成され、前記演算ユ
ニットごとに前記入力信号に演算処理を行う。
に本発明の並列プロセッサ装置は、１周期あたりのデー
タ数が異なる入力信号に演算処理を行う並列プロセッサ
装置であって、それぞれ、１データごとの演算処理を行
う単位演算ユニットを所定の数だけ設けた複数の単位演
算ユニット群を具備し、前記入力信号の１周期当たりの
データを処理可能なだけ前記単位演算ユニットが直列に
接続されるように、前記単位演算ユニット群をそれぞれ
直列に結合し、それらの前記複数の単位演算ユニットを
同じ演算処理を行うように演算ユニットを構成し、前記
それぞれの単位演算ユニットは、前記周期的に入力され
る入力信号の内、対応するデータを受入れ、前記周期ご
とに所定の演算処理を行うように構成され、前記演算ユ
ニットごとに前記入力信号に演算処理を行う。
【００２３】好適には、前記演算ユニットが複数構成さ
れた場合には、これらの複数の演算ユニットは直列に結
合され、それぞれの該演算ユニットは前記周期ごとに所
定の演算処理を行い、次段に結合された該演算ユニット
に演算処理の結果を出力するように構成されている。好
適には、前記複数の演算ユニットは、それぞれ所望の演
算処理を分割してその一部ずつを行い、該複数の演算ユ
ニット全体で該所望の演算処理を行う。好適には、前記
単位演算ユニットは、隣接する単位演算ユニットとデー
タの交換が可能なように構成されている。
れた場合には、これらの複数の演算ユニットは直列に結
合され、それぞれの該演算ユニットは前記周期ごとに所
定の演算処理を行い、次段に結合された該演算ユニット
に演算処理の結果を出力するように構成されている。好
適には、前記複数の演算ユニットは、それぞれ所望の演
算処理を分割してその一部ずつを行い、該複数の演算ユ
ニット全体で該所望の演算処理を行う。好適には、前記
単位演算ユニットは、隣接する単位演算ユニットとデー
タの交換が可能なように構成されている。
【００２４】好適には、前記単位演算ユニットは、レジ
スタ手段と、演算手段とを有し、前記レジスタ手段は、
それぞれの周期の第１のタイミングにおいて入力される
前記入力信号のうち対応するデータまたは前記前段の単
位演算ユニットそれぞれの演算処理の結果を受入れ、該
第１のタイミングの後の第２のタイミングで該受け入れ
たデータを前記演算手段に対して出力し、前記演算手段
は、次の周期の第１のタイミングで前記演算処理を行
い、該次の周期の第２のタイミングで該演算処理の結果
を前記レジスタ手段に対して出力し、前記レジスタ手段
は該入力された前記演算処理の結果を、前段のレジスタ
手段の演算処理の結果の出力に続けて、連続的に出力す
る。好適には、前記入力信号は直列形式の映像信号であ
り、前記映像信号のデータは該映像信号の１水平期間分
の画素それぞれの画素データであり、前記周期の第１の
タイミングは１水平期間であり、前記周期の第２のタイ
ミングは１水平ブランキング期間である。
スタ手段と、演算手段とを有し、前記レジスタ手段は、
それぞれの周期の第１のタイミングにおいて入力される
前記入力信号のうち対応するデータまたは前記前段の単
位演算ユニットそれぞれの演算処理の結果を受入れ、該
第１のタイミングの後の第２のタイミングで該受け入れ
たデータを前記演算手段に対して出力し、前記演算手段
は、次の周期の第１のタイミングで前記演算処理を行
い、該次の周期の第２のタイミングで該演算処理の結果
を前記レジスタ手段に対して出力し、前記レジスタ手段
は該入力された前記演算処理の結果を、前段のレジスタ
手段の演算処理の結果の出力に続けて、連続的に出力す
る。好適には、前記入力信号は直列形式の映像信号であ
り、前記映像信号のデータは該映像信号の１水平期間分
の画素それぞれの画素データであり、前記周期の第１の
タイミングは１水平期間であり、前記周期の第２のタイ
ミングは１水平ブランキング期間である。
【００２５】
【作用】単位演算ユニット群のデータ入力手段は、最前
段の単位演算ユニット群にあっては当該並列プロセッサ
装置に直列形式に入力された入力信号、あるいは、最前
段以外の単位演算ユニット群にあっては前置された単位
演算ユニット群から直列に入力された入力信号を、入力
信号を構成するデータの最小単位に分離して対応する単
位演算ユニットそれぞれに供給する。なお、前記入力信
号は、例えばＮＳＴＣ方式およびＨＤＴＶ方式の映像信
号であり、入力信号を構成するデータの最小単位は、例
えばこれらの映像信号の画素ごとのデータ（画素値）で
ある。
段の単位演算ユニット群にあっては当該並列プロセッサ
装置に直列形式に入力された入力信号、あるいは、最前
段以外の単位演算ユニット群にあっては前置された単位
演算ユニット群から直列に入力された入力信号を、入力
信号を構成するデータの最小単位に分離して対応する単
位演算ユニットそれぞれに供給する。なお、前記入力信
号は、例えばＮＳＴＣ方式およびＨＤＴＶ方式の映像信
号であり、入力信号を構成するデータの最小単位は、例
えばこれらの映像信号の画素ごとのデータ（画素値）で
ある。
【００２６】単位演算ユニット群の単位演算ユニットそ
れぞれは、供給されたデータに対して同一の演算処理を
行って、それぞれの演算処理結果をデータ出力手段に供
給する。単位演算ユニット群のデータ出力手段は、単位
演算ユニット群の各単位演算ユニットの演算処理結果を
シリアル形式の出力信号に変換して出力する。
れぞれは、供給されたデータに対して同一の演算処理を
行って、それぞれの演算処理結果をデータ出力手段に供
給する。単位演算ユニット群のデータ出力手段は、単位
演算ユニット群の各単位演算ユニットの演算処理結果を
シリアル形式の出力信号に変換して出力する。
【００２７】複数の単位演算ユニット群を直列に結合し
て演算ユニットを構成し、演算ユニットの単位演算ユニ
ットそれぞれに対応する入力信号を入力して演算処理を
行わせることにより、単位演算ユニット群単体では演算
処理を行うことができないデータ長の入力信号の処理を
行わせる。また、入力信号が当該並列プロセッサに含ま
れる１個、または、全体の整数分の１の数の単位演算ユ
ニット群で演算処理することができるデータ長である場
合には、１個の単位演算ユニット群または複数の単位演
算ユニット群で構成した演算ユニットを構成し、前置さ
れた（前段の）演算ユニットの演算結果を後置された
（後段の）演算ユニットの入力信号として、いわゆるパ
イプライン処理を行わせることにより、従来の並列プロ
セッサ装置に比べて複雑かつ高度な処理を行う。
て演算ユニットを構成し、演算ユニットの単位演算ユニ
ットそれぞれに対応する入力信号を入力して演算処理を
行わせることにより、単位演算ユニット群単体では演算
処理を行うことができないデータ長の入力信号の処理を
行わせる。また、入力信号が当該並列プロセッサに含ま
れる１個、または、全体の整数分の１の数の単位演算ユ
ニット群で演算処理することができるデータ長である場
合には、１個の単位演算ユニット群または複数の単位演
算ユニット群で構成した演算ユニットを構成し、前置さ
れた（前段の）演算ユニットの演算結果を後置された
（後段の）演算ユニットの入力信号として、いわゆるパ
イプライン処理を行わせることにより、従来の並列プロ
セッサ装置に比べて複雑かつ高度な処理を行う。
【００２８】
【実施例１】以下、図１〜図６を参照して本発明の並列
プロセッサ装置の実施例を説明する。本発明の並列プロ
セッサ１は図示の都合上、第１並列プロセッサ１０と第
２並列プロセッサ２０に２分割して図示してあり、図１
は、第１の実施例における本発明の並列プロセッサ１の
第１並列プロセッサ１０の構成を示す図であり、図２
は、第１の実施例における本発明の並列プロセッサ１の
第２並列プロセッサ２０の構成を示す図である。なお、
図１および図２中の（Ｓ１６０）〜（Ｓ２１４ｎ＋１）
の符号は、第１並列プロセッサ１０と第２並列プロセッ
サ２０との間の信号接続を示す。
プロセッサ装置の実施例を説明する。本発明の並列プロ
セッサ１は図示の都合上、第１並列プロセッサ１０と第
２並列プロセッサ２０に２分割して図示してあり、図１
は、第１の実施例における本発明の並列プロセッサ１の
第１並列プロセッサ１０の構成を示す図であり、図２
は、第１の実施例における本発明の並列プロセッサ１の
第２並列プロセッサ２０の構成を示す図である。なお、
図１および図２中の（Ｓ１６０）〜（Ｓ２１４ｎ＋１）
の符号は、第１並列プロセッサ１０と第２並列プロセッ
サ２０との間の信号接続を示す。
【００２９】図１および図２に示す並列プロセッサ１
は、例えば複数方式のディジタル形式の映像信号ＮＴＳ
Ｃ方式およびＨＤＴＶ方式の映像信号について、フレー
ム間動き検出処理等の演算処理を行う。並列プロセッサ
１は、ｎ個の単位プロセッサ（プロセッサエレメント）
１００ i （ｉ＝１，２，…，ｎ、以下同じ）と（ｍ−
ｎ）個の単位プロセッサ２００p（ｐ＝ｎ＋１，ｎ＋
２，…，ｍ、以下同じ）をそれぞれ有する２個のＳＩＭ
Ｄ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔ
ｉｐｌｅ Ｄａｔａ）方式の並列プロセッサ装置、すな
わち、第１並列プロセッサ１０と第２並列プロセッサ２
０が直列に接続されている構成になっていおり、入力さ
れるデータがＮＴＳＣ方式の映像信号のものであるか、
ＨＤＴＶ方式の映像信号のものであるかで、セレクタの
設定によりその接続が変更可能なように構成されてい
る。ここで、ｍ，ｎは整数であって、例えば１≦ｎ≦ｍ
／２＜ｍの関係にあり、並列プロセッサ１がＮＴＳＣ方
式およびＨＤＴＶ方式の映像信号を処理する場合には、
ここで例えばｍは約２，０００、ｎは約１，０００であ
り、ｍ／２＝ｎである。
は、例えば複数方式のディジタル形式の映像信号ＮＴＳ
Ｃ方式およびＨＤＴＶ方式の映像信号について、フレー
ム間動き検出処理等の演算処理を行う。並列プロセッサ
１は、ｎ個の単位プロセッサ（プロセッサエレメント）
１００ i （ｉ＝１，２，…，ｎ、以下同じ）と（ｍ−
ｎ）個の単位プロセッサ２００p（ｐ＝ｎ＋１，ｎ＋
２，…，ｍ、以下同じ）をそれぞれ有する２個のＳＩＭ
Ｄ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔ
ｉｐｌｅ Ｄａｔａ）方式の並列プロセッサ装置、すな
わち、第１並列プロセッサ１０と第２並列プロセッサ２
０が直列に接続されている構成になっていおり、入力さ
れるデータがＮＴＳＣ方式の映像信号のものであるか、
ＨＤＴＶ方式の映像信号のものであるかで、セレクタの
設定によりその接続が変更可能なように構成されてい
る。ここで、ｍ，ｎは整数であって、例えば１≦ｎ≦ｍ
／２＜ｍの関係にあり、並列プロセッサ１がＮＴＳＣ方
式およびＨＤＴＶ方式の映像信号を処理する場合には、
ここで例えばｍは約２，０００、ｎは約１，０００であ
り、ｍ／２＝ｎである。
【００３０】これら２個の並列プロセッサ装置を直列に
接続し、これらが並列的に映像信号に対する演算処理を
行うことにより、並列プロセッサ１は、処理の単位とな
るデータ数が多いＨＤＴＶ方式の映像信号については、
上述のＳＶＰ演算処理装置（並列プロセッサ８）と同等
の演算処理を１水平期間に行うことができ、ＮＴＳＣ方
式の映像信号については、並列プロセッサ８の２倍の量
の演算処理を行うことができる。
接続し、これらが並列的に映像信号に対する演算処理を
行うことにより、並列プロセッサ１は、処理の単位とな
るデータ数が多いＨＤＴＶ方式の映像信号については、
上述のＳＶＰ演算処理装置（並列プロセッサ８）と同等
の演算処理を１水平期間に行うことができ、ＮＴＳＣ方
式の映像信号については、並列プロセッサ８の２倍の量
の演算処理を行うことができる。
【００３１】つまり、ＮＳＴＣ方式の映像信号を演算処
理する場合、並列プロセッサ８においては並列プロセッ
サ１の第１並列プロセッサ１０に対応する部分のみが実
効的に動作し、第２並列プロセッサ２０に対応する部分
は実効的な演算処理を行うことはない。これに対し、並
列プロセッサ１においては第１並列プロセッサ１０と第
２並列プロセッサ２０とがパイプライン演算処理を行う
ことにより、第２並列プロセッサ２０をも有効に利用し
てより高度な演算処理を行う。
理する場合、並列プロセッサ８においては並列プロセッ
サ１の第１並列プロセッサ１０に対応する部分のみが実
効的に動作し、第２並列プロセッサ２０に対応する部分
は実効的な演算処理を行うことはない。これに対し、並
列プロセッサ１においては第１並列プロセッサ１０と第
２並列プロセッサ２０とがパイプライン演算処理を行う
ことにより、第２並列プロセッサ２０をも有効に利用し
てより高度な演算処理を行う。
【００３２】まず、図１を参照して本発明の並列プロセ
ッサ１の第１並列プロセッサ１０の構成を説明する。第
１並列プロセッサ１０は、例えばＮＴＳＣ方式の映像信
号の１水平期間（１ライン、あるいは、１Ｈ）あるいは
ＨＤＴＶ方式の映像信号の１／２水平期間に含まれるｎ
個の画素それぞれに対応する単位プロセッサ１００i を
有するＳＩＭＤ方式の並列プロセッサである。単位プロ
セッサ１００1 〜１００n は、ＮＴＳＣ方式の映像信号
の１ラインに含まれる画素数ｎと同数、各画素に対応し
て設けられており、それぞれレジスタ（Ｒｉ）１０
６i 、レジスタ（Ｒｉｊ）１０８i ，１１０i ，１１２
i 、算術論理演算ユニット（ＡＬＵｉ）１１４i 、スイ
ッチ（Ｕｉ）１１６i 、スイッチ（Ｓｉ）１１８i 、ス
イッチ（Ｖｉ）１２６i 、スイッチ（Ｔｉ）１２８i 、
スイッチ（Ｓｉｊ）１２０i ，１２２i ，１２４i 、お
よび、スイッチ（Ｔｉｊ）１４０i ，１４２i ，１４４
i （ｊ＝０，１，２）から構成されている。
ッサ１の第１並列プロセッサ１０の構成を説明する。第
１並列プロセッサ１０は、例えばＮＴＳＣ方式の映像信
号の１水平期間（１ライン、あるいは、１Ｈ）あるいは
ＨＤＴＶ方式の映像信号の１／２水平期間に含まれるｎ
個の画素それぞれに対応する単位プロセッサ１００i を
有するＳＩＭＤ方式の並列プロセッサである。単位プロ
セッサ１００1 〜１００n は、ＮＴＳＣ方式の映像信号
の１ラインに含まれる画素数ｎと同数、各画素に対応し
て設けられており、それぞれレジスタ（Ｒｉ）１０
６i 、レジスタ（Ｒｉｊ）１０８i ，１１０i ，１１２
i 、算術論理演算ユニット（ＡＬＵｉ）１１４i 、スイ
ッチ（Ｕｉ）１１６i 、スイッチ（Ｓｉ）１１８i 、ス
イッチ（Ｖｉ）１２６i 、スイッチ（Ｔｉ）１２８i 、
スイッチ（Ｓｉｊ）１２０i ，１２２i ，１２４i 、お
よび、スイッチ（Ｔｉｊ）１４０i ，１４２i ，１４４
i （ｊ＝０，１，２）から構成されている。
【００３３】単位遅延素子（Ｇｉ）１０２i は直列に接
続されており、各単位遅延素子（Ｇｉ）１０２i は、そ
れぞれ並列プロセッサ１の入力端子ＲＰＡＴから入力さ
れたリードポインタ信号ＲＰＡに１画素分の演算処理結
果が出力される時間だけ遅延を与える。単位遅延素子
（Ｇｎ）１０２n から出力されたリードポインタ信号Ｒ
ＰＡは、セレクタ（ＳＲＰ）１６０を介して第２並列プ
ロセッサ２０の単位遅延素子（Ｇ（ｎ＋１））２０２
n+1 に対して出力される（図１（Ｓ１６０））。
続されており、各単位遅延素子（Ｇｉ）１０２i は、そ
れぞれ並列プロセッサ１の入力端子ＲＰＡＴから入力さ
れたリードポインタ信号ＲＰＡに１画素分の演算処理結
果が出力される時間だけ遅延を与える。単位遅延素子
（Ｇｎ）１０２n から出力されたリードポインタ信号Ｒ
ＰＡは、セレクタ（ＳＲＰ）１６０を介して第２並列プ
ロセッサ２０の単位遅延素子（Ｇ（ｎ＋１））２０２
n+1 に対して出力される（図１（Ｓ１６０））。
【００３４】単位遅延素子（Ｈｉ）１０４i は直列に接
続されており、各単位遅延素子（Ｈｉ）１０４i は、そ
れぞれ並列プロセッサ１の入力端子ＷＰＴから入力され
たライトポインタ信号ＷＰに映像信号の１画素分の画素
値が入力される時間だけ遅延を与える。単位遅延素子
（Ｈｎ）１０４n から出力されたライトポインタ信号Ｗ
Ｐは、セレクタ（ＳＷＰ）１６２を介して第２並列プロ
セッサ２０の単位遅延素子（Ｈｉ）２０４1 に入力され
る（図１（Ｓ１６２））。
続されており、各単位遅延素子（Ｈｉ）１０４i は、そ
れぞれ並列プロセッサ１の入力端子ＷＰＴから入力され
たライトポインタ信号ＷＰに映像信号の１画素分の画素
値が入力される時間だけ遅延を与える。単位遅延素子
（Ｈｎ）１０４n から出力されたライトポインタ信号Ｗ
Ｐは、セレクタ（ＳＷＰ）１６２を介して第２並列プロ
セッサ２０の単位遅延素子（Ｈｉ）２０４1 に入力され
る（図１（Ｓ１６２））。
【００３５】レジスタ（Ｒｉ）１０６i は、それぞれ例
えば８ビット幅のレジスタであって、入力端子がスイッ
チ（Ｕｉ）１１６i を介して並列プロセッサ１の入力端
子ＩＮＴに、スイッチ（Ｔｉ）１１８i を介して算術論
理演算ユニット（ＡＬＵｉ）１１４i の書き込みビット
線ＷＢｉに接続され、出力端子がスイッチ（Ｖｉ）１２
６i を介して並列プロセッサ１のセレクタ（ＳＲＰ）１
６０に、スイッチ（Ｔｉ）１２８i を介して算術論理演
算ユニット（ＡＬＵｉ）１１４i の読み出しビット線Ｒ
Ｂｉに接続されている。レジスタ（Ｒｉ）１０６i は、
スイッチ（Ｕｉ）１１６i を介して並列プロセッサ１の
入力端子ＩＮＴから入力された画素値Ｄi またはスイッ
チ（Ｔｉ）１１８i を介して算術論理演算ユニット（Ａ
ＬＵｉ）１１４i の書き込みビット線ＷＢｉから入力さ
れた演算処理結果Ｑi を保持し、保持したデータをスイ
ッチ（Ｖｉ）１２６i を介して第１並列プロセッサ１０
のセレクタ（Ｓｉｎ）１６４、または、スイッチ（Ｓｏ
ｕｔ）１６６およびスイッチ（Ｔｉ）１２８i を介して
算術論理演算ユニット（ＡＬＵｉ）１１４i の読み出し
ビット線ＲＢｉに対して出力する。
えば８ビット幅のレジスタであって、入力端子がスイッ
チ（Ｕｉ）１１６i を介して並列プロセッサ１の入力端
子ＩＮＴに、スイッチ（Ｔｉ）１１８i を介して算術論
理演算ユニット（ＡＬＵｉ）１１４i の書き込みビット
線ＷＢｉに接続され、出力端子がスイッチ（Ｖｉ）１２
６i を介して並列プロセッサ１のセレクタ（ＳＲＰ）１
６０に、スイッチ（Ｔｉ）１２８i を介して算術論理演
算ユニット（ＡＬＵｉ）１１４i の読み出しビット線Ｒ
Ｂｉに接続されている。レジスタ（Ｒｉ）１０６i は、
スイッチ（Ｕｉ）１１６i を介して並列プロセッサ１の
入力端子ＩＮＴから入力された画素値Ｄi またはスイッ
チ（Ｔｉ）１１８i を介して算術論理演算ユニット（Ａ
ＬＵｉ）１１４i の書き込みビット線ＷＢｉから入力さ
れた演算処理結果Ｑi を保持し、保持したデータをスイ
ッチ（Ｖｉ）１２６i を介して第１並列プロセッサ１０
のセレクタ（Ｓｉｎ）１６４、または、スイッチ（Ｓｏ
ｕｔ）１６６およびスイッチ（Ｔｉ）１２８i を介して
算術論理演算ユニット（ＡＬＵｉ）１１４i の読み出し
ビット線ＲＢｉに対して出力する。
【００３６】スイッチ（Ｕｉ）１１６i は、ライトポイ
ンタ信号ＷＰが有効化（アサート、論理値１に）された
場合のみに、第１並列プロセッサ１０の入力端子ＩＮＴ
からの画素値Ｄi をレジスタ（Ｒｉ）１０６i に対して
出力して保持させる。スイッチ（Ｓｉ）１１８i は、ア
ドレスデコーダ（ＡＤＡ）１５０から印加される書き込
み信号ＷＷＡが有効化された場合のみに、算術論理演算
ユニット（ＡＬＵｉ）１１４i からの演算処理結果Ｑi
をレジスタ（Ｒｉ）１０６i に書き込む。
ンタ信号ＷＰが有効化（アサート、論理値１に）された
場合のみに、第１並列プロセッサ１０の入力端子ＩＮＴ
からの画素値Ｄi をレジスタ（Ｒｉ）１０６i に対して
出力して保持させる。スイッチ（Ｓｉ）１１８i は、ア
ドレスデコーダ（ＡＤＡ）１５０から印加される書き込
み信号ＷＷＡが有効化された場合のみに、算術論理演算
ユニット（ＡＬＵｉ）１１４i からの演算処理結果Ｑi
をレジスタ（Ｒｉ）１０６i に書き込む。
【００３７】スイッチ（Ｖｉ）１２６i は、ライトポイ
ンタ信号ＷＰが有効化された場合のみに、レジスタ（Ｒ
ｉ）１０６i に保持されたデータを読み出して第１並列
プロセッサ１０のセレクタ（Ｓｉｎ）１６４およびスイ
ッチ（Ｓｏｕｔ）１６６に対して出力する。スイッチ
（Ｔｉ）１２８i は、アドレスデコーダ１５０から印加
される読み出し信号ＲＷＡが有効化された場合のみに、
レジスタ（Ｒｉ）１０６i に保持されたデータを算術論
理演算ユニット（ＡＬＵｉ）１１４i の読み出しビット
線ＲＢｉに対して出力する。なお、単位遅延素子（Ｇ
ｉ）１０２i 、単位遅延素子（Ｈｉ）１０４i 、レジス
タ（Ｒｉ）１０６i 、スイッチ（Ｕｉ）１１６i 、スイ
ッチ（Ｓｉ）１１８i、スイッチ（Ｖｉ）１２６i 、お
よび、スイッチ（Ｔｉ）１２８i はシフトレジスタ（Ｓ
ＲＡ）１２を構成している。
ンタ信号ＷＰが有効化された場合のみに、レジスタ（Ｒ
ｉ）１０６i に保持されたデータを読み出して第１並列
プロセッサ１０のセレクタ（Ｓｉｎ）１６４およびスイ
ッチ（Ｓｏｕｔ）１６６に対して出力する。スイッチ
（Ｔｉ）１２８i は、アドレスデコーダ１５０から印加
される読み出し信号ＲＷＡが有効化された場合のみに、
レジスタ（Ｒｉ）１０６i に保持されたデータを算術論
理演算ユニット（ＡＬＵｉ）１１４i の読み出しビット
線ＲＢｉに対して出力する。なお、単位遅延素子（Ｇ
ｉ）１０２i 、単位遅延素子（Ｈｉ）１０４i 、レジス
タ（Ｒｉ）１０６i 、スイッチ（Ｕｉ）１１６i 、スイ
ッチ（Ｓｉ）１１８i、スイッチ（Ｖｉ）１２６i 、お
よび、スイッチ（Ｔｉ）１２８i はシフトレジスタ（Ｓ
ＲＡ）１２を構成している。
【００３８】レジスタ（Ｒｉｊ）１０８i ，１１０i ，
１１２i は、それぞれスイッチ（Ｓｉｊ）１２０i ，１
２２i ，１２４i およびスイッチ（Ｕｉ）１１６i を介
して入力される算術論理演算ユニット（ＡＬＵｉ）１１
４i の演算処理結果Ｑi または画素値Ｄi を保持し、保
持したデータをスイッチ（Ｔｉｊ）１４０i ，１４
２ i ，１４４i およびスイッチ（Ｖｉ）１２６i を介し
て第１並列プロセッサ１０のセレクタ（ＳＷＰ）１６２
およびスイッチ（Ｓｏｕｔ）１６６に対して出力する。
つまり、レジスタ（Ｒｉｊ）１０８i ，１１０i ，１１
２i は算術論理演算ユニット（ＡＬＵｉ）１１４i の処
理に係るデータ、例えば現フレーム、前フレームの画素
値Ｄi 、および、演算処理の中間結果等を記憶するレジ
スタとして動作する。
１１２i は、それぞれスイッチ（Ｓｉｊ）１２０i ，１
２２i ，１２４i およびスイッチ（Ｕｉ）１１６i を介
して入力される算術論理演算ユニット（ＡＬＵｉ）１１
４i の演算処理結果Ｑi または画素値Ｄi を保持し、保
持したデータをスイッチ（Ｔｉｊ）１４０i ，１４
２ i ，１４４i およびスイッチ（Ｖｉ）１２６i を介し
て第１並列プロセッサ１０のセレクタ（ＳＷＰ）１６２
およびスイッチ（Ｓｏｕｔ）１６６に対して出力する。
つまり、レジスタ（Ｒｉｊ）１０８i ，１１０i ，１１
２i は算術論理演算ユニット（ＡＬＵｉ）１１４i の処
理に係るデータ、例えば現フレーム、前フレームの画素
値Ｄi 、および、演算処理の中間結果等を記憶するレジ
スタとして動作する。
【００３９】スイッチ（Ｓｉｊ）１２０i ，１２２i ，
１２４i は、それぞれアドレスデコーダ１５０から印加
される書き込み信号ＷＷ０Ａ，ＷＷ１Ａ，ＷＷ２Ａが有
効化された場合のみに、算術論理演算ユニット（ＡＬＵ
ｉ）１１４i の演算処理結果Ｑi または画素値Ｄi をレ
ジスタ（Ｒｉｊ）１０８i ，１１０i ，１１２i に書き
込む。スイッチ（Ｔｉｊ）１４０i ，１４２i ，１４４
i は、それぞれアドレスデコーダ１５０から印加される
書き込み信号ＲＷ０Ａ，ＲＷ１Ａ，ＲＷ２Ａが有効化さ
れた場合のみに、レジスタ（Ｒｉｊ）１０８i ，１１０
i ，１１２i に保持されたデータを読み出してスイッチ
（Ｖｉ）１２６i を介して第１並列プロセッサ１０のセ
レクタ（Ｓｉｎ）１６４およびスイッチ（Ｓｏｕｔ）１
６６に対して出力する。レジスタ（Ｒｉｊ）１０８i ，
１１０i ，１１２i 、スイッチ（Ｓｉｊ）１２０i ，１
２２i ，１２４i 、スイッチ（Ｔｉｊ）１４０i ，１４
２i ，１４４iはレジスタ群１４i を構成する。なお、
図示の簡略化のためにレジスタ群１４iのレジスタ数を
３個としているが、実用的にはレジスタ群１４i のレジ
スタ数は１２８〜１０２４個程度となるのが普通であ
る。
１２４i は、それぞれアドレスデコーダ１５０から印加
される書き込み信号ＷＷ０Ａ，ＷＷ１Ａ，ＷＷ２Ａが有
効化された場合のみに、算術論理演算ユニット（ＡＬＵ
ｉ）１１４i の演算処理結果Ｑi または画素値Ｄi をレ
ジスタ（Ｒｉｊ）１０８i ，１１０i ，１１２i に書き
込む。スイッチ（Ｔｉｊ）１４０i ，１４２i ，１４４
i は、それぞれアドレスデコーダ１５０から印加される
書き込み信号ＲＷ０Ａ，ＲＷ１Ａ，ＲＷ２Ａが有効化さ
れた場合のみに、レジスタ（Ｒｉｊ）１０８i ，１１０
i ，１１２i に保持されたデータを読み出してスイッチ
（Ｖｉ）１２６i を介して第１並列プロセッサ１０のセ
レクタ（Ｓｉｎ）１６４およびスイッチ（Ｓｏｕｔ）１
６６に対して出力する。レジスタ（Ｒｉｊ）１０８i ，
１１０i ，１１２i 、スイッチ（Ｓｉｊ）１２０i ，１
２２i ，１２４i 、スイッチ（Ｔｉｊ）１４０i ，１４
２i ，１４４iはレジスタ群１４i を構成する。なお、
図示の簡略化のためにレジスタ群１４iのレジスタ数を
３個としているが、実用的にはレジスタ群１４i のレジ
スタ数は１２８〜１０２４個程度となるのが普通であ
る。
【００４０】セレクタ（ＳＲＰ）１６０は、制御回路１
５２の制御により信号ＲＰＢ（ａ）または単位遅延素子
（Ｇｉ）１０２n の出力信号（ｂ）を選択して第２並列
プロセッサ２０に対して出力する（図１（Ｓ１６
０））。セレクタ（ＳＷＰ）１６２は、制御回路１５２
の制御によりリードポインタ信号ＲＰＡ（ａ）または単
位遅延素子（Ｈｎ）１０４n の出力信号（ｂ）を選択し
て第２並列プロセッサ２０に対して出力する（図１（Ｓ
１６２））。セレクタ（Ｓｉｎ）１６４は、制御回路１
５２の制御により入力端子ＩＮＴから入力される画素値
Ｄi （ａ）または各単位プロセッサ１００i から出力さ
れてきた演算処理結果Ｑi （ｂ）を選択して第２並列プ
ロセッサ２０に対して出力する（図１（Ｓ１６４））。
スイッチ（Ｓｏｕｔ）１６６は、制御回路１５２の制御
により開閉し、閉じた場合に演算処理結果Ｑi を第２並
列プロセッサ２０に対して出力する（図１（Ｓ１６
６））。
５２の制御により信号ＲＰＢ（ａ）または単位遅延素子
（Ｇｉ）１０２n の出力信号（ｂ）を選択して第２並列
プロセッサ２０に対して出力する（図１（Ｓ１６
０））。セレクタ（ＳＷＰ）１６２は、制御回路１５２
の制御によりリードポインタ信号ＲＰＡ（ａ）または単
位遅延素子（Ｈｎ）１０４n の出力信号（ｂ）を選択し
て第２並列プロセッサ２０に対して出力する（図１（Ｓ
１６２））。セレクタ（Ｓｉｎ）１６４は、制御回路１
５２の制御により入力端子ＩＮＴから入力される画素値
Ｄi （ａ）または各単位プロセッサ１００i から出力さ
れてきた演算処理結果Ｑi （ｂ）を選択して第２並列プ
ロセッサ２０に対して出力する（図１（Ｓ１６４））。
スイッチ（Ｓｏｕｔ）１６６は、制御回路１５２の制御
により開閉し、閉じた場合に演算処理結果Ｑi を第２並
列プロセッサ２０に対して出力する（図１（Ｓ１６
６））。
【００４１】セレクタ（ＳＸ）１６８は、制御回路１５
２の制御により、算術論理演算ユニット（ＡＬＵｎ＋
１）２１４n+1 からの入力信号（ａ）または数値０
（ｂ）を選択して算術論理演算ユニット（ＡＬＵｎ）１
１４n に対して出力する（図１（Ｓ２１４ｎ＋１））。
算術論理演算ユニット（ＡＬＵｉ）１１４i は、読み出
しビット線ＲＢｉから画素値Ｄi 、あるいは、レジスタ
群１４i に記憶されたデータ等を読み込んで演算処理、
例えばフレーム間動き検出処理等を行って、その演算処
理結果Ｑi あるいは中間結果を、書き込みビット線ＷＢ
ｉからレジスタ群１４i または第１並列プロセッサ１０
のセレクタ（Ｓｉｎ）１６４およびスイッチ（Ｓｏｕ
ｔ）１６６に対して出力する。
２の制御により、算術論理演算ユニット（ＡＬＵｎ＋
１）２１４n+1 からの入力信号（ａ）または数値０
（ｂ）を選択して算術論理演算ユニット（ＡＬＵｎ）１
１４n に対して出力する（図１（Ｓ２１４ｎ＋１））。
算術論理演算ユニット（ＡＬＵｉ）１１４i は、読み出
しビット線ＲＢｉから画素値Ｄi 、あるいは、レジスタ
群１４i に記憶されたデータ等を読み込んで演算処理、
例えばフレーム間動き検出処理等を行って、その演算処
理結果Ｑi あるいは中間結果を、書き込みビット線ＷＢ
ｉからレジスタ群１４i または第１並列プロセッサ１０
のセレクタ（Ｓｉｎ）１６４およびスイッチ（Ｓｏｕ
ｔ）１６６に対して出力する。
【００４２】ここで、読み出しビット線ＲＢｉは算術論
理演算ユニット（ＡＬＵｉ）１１４ i のリードビット線
であり、算術論理演算ユニット（ＡＬＵｉ）１１４
i は、スイッチ（Ｔｉ）１２８i 、スイッチ（Ｔｉｊ）
１４０i ，１４２i ，１４４i をアドレスデコーダ１５
０を介して適切に制御することにより、レジスタ（Ｒ
ｉ）１０６i およびレジスタ群１４i に記憶されたデー
タを読み出すことができる。また、書き込みビット線Ｗ
Ｂｉは算術論理演算ユニット（ＡＬＵｉ）１１４i のラ
イトビット線であり、算術論理演算ユニット（ＡＬＵ
ｉ）１１４i は、スイッチ（Ｓｉ）１１８i 、スイッチ
（Ｓｉｊ）１２０i ，１２２i ，１２４i をアドレスデ
コーダ１５０を介して適切に制御することにより、レジ
スタ（Ｒｉ）１０６i およびレジスタ群１４i に演算処
理結果Ｑi 等のデータを書き込むことができる。
理演算ユニット（ＡＬＵｉ）１１４ i のリードビット線
であり、算術論理演算ユニット（ＡＬＵｉ）１１４
i は、スイッチ（Ｔｉ）１２８i 、スイッチ（Ｔｉｊ）
１４０i ，１４２i ，１４４i をアドレスデコーダ１５
０を介して適切に制御することにより、レジスタ（Ｒ
ｉ）１０６i およびレジスタ群１４i に記憶されたデー
タを読み出すことができる。また、書き込みビット線Ｗ
Ｂｉは算術論理演算ユニット（ＡＬＵｉ）１１４i のラ
イトビット線であり、算術論理演算ユニット（ＡＬＵ
ｉ）１１４i は、スイッチ（Ｓｉ）１１８i 、スイッチ
（Ｓｉｊ）１２０i ，１２２i ，１２４i をアドレスデ
コーダ１５０を介して適切に制御することにより、レジ
スタ（Ｒｉ）１０６i およびレジスタ群１４i に演算処
理結果Ｑi 等のデータを書き込むことができる。
【００４３】さらに、算術論理演算ユニット（ＡＬＵ
ｉ）１１４i はそれぞれ隣接した単位プロセッサ１０
i+1 ，１０i-1 のレジスタ群１４i+1 ，１４i-1 のデー
タを利用した演算処理を行うためにデータバスＸi ，Ｙ
i+1 を有している。データバスＸ i は算術論理演算ユニ
ット（ＡＬＵｉ）１１４i がレジスタ群１４i+1 からデ
ータを読み出すために用いられ、データバスＹi+1 は算
術論理演算ユニット（ＡＬＵｉ）１１４i がレジスタ群
１４i-1 からデータを読み出すために用いられる。すな
わち、制御回路１５２は算術論理演算ユニット（ＡＬＵ
ｉ＋１）１１４i+1を制御して、レジスタ群１４i+1 に
記憶されているデータを書き込みビット線ＷＢｉ＋１を
介して読み出させ、算術論理演算ユニット（ＡＬＵｉ＋
１）１１４i+ 1 からデータバスＸi を介して算術論理演
算ユニット（ＡＬＵｉ）１１４i に対して出力させる。
また逆に、制御回路１５２は算術論理演算ユニット（Ａ
ＬＵｉ）１１４i を制御して、レジスタ群１４i に記憶
されているデータを書き込みビット線ＷＢｉを介して読
み出させ、算術論理演算ユニット（ＡＬＵｉ）１１４i
からデータバスＹi+1 を介して算術論理演算ユニット
（ＡＬＵｉ＋１）１１４i+ 1 に対して出力させる。
ｉ）１１４i はそれぞれ隣接した単位プロセッサ１０
i+1 ，１０i-1 のレジスタ群１４i+1 ，１４i-1 のデー
タを利用した演算処理を行うためにデータバスＸi ，Ｙ
i+1 を有している。データバスＸ i は算術論理演算ユニ
ット（ＡＬＵｉ）１１４i がレジスタ群１４i+1 からデ
ータを読み出すために用いられ、データバスＹi+1 は算
術論理演算ユニット（ＡＬＵｉ）１１４i がレジスタ群
１４i-1 からデータを読み出すために用いられる。すな
わち、制御回路１５２は算術論理演算ユニット（ＡＬＵ
ｉ＋１）１１４i+1を制御して、レジスタ群１４i+1 に
記憶されているデータを書き込みビット線ＷＢｉ＋１を
介して読み出させ、算術論理演算ユニット（ＡＬＵｉ＋
１）１１４i+ 1 からデータバスＸi を介して算術論理演
算ユニット（ＡＬＵｉ）１１４i に対して出力させる。
また逆に、制御回路１５２は算術論理演算ユニット（Ａ
ＬＵｉ）１１４i を制御して、レジスタ群１４i に記憶
されているデータを書き込みビット線ＷＢｉを介して読
み出させ、算術論理演算ユニット（ＡＬＵｉ）１１４i
からデータバスＹi+1 を介して算術論理演算ユニット
（ＡＬＵｉ＋１）１１４i+ 1 に対して出力させる。
【００４４】なお図１に示すように、データバスＹ1 に
接続されるべき算術論理演算ユニット（ＡＬＵｉ）１１
４i は存在しないので、データバスＹ1 には数値０が入
力されている。また、算術論理演算ユニット算術論理演
算ユニット（ＡＬＵｎ）１１４n へのデータバスＸ
n は、セレクタ（ＳＸ）１６８を介して算術論理演算ユ
ニット（ＡＬＵｎ＋１）２１４n+1 （図１（Ｓ２１４ｎ
＋１））、または、数値０を示す信号に接続され、デー
タバスＹn+1 は算術論理演算ユニット（ＡＬＵｎ＋１）
２１４n+1 に接続される（図１（Ｓ１１４ｎ））。これ
らのデータバスＸi ，Ｙi+1 により、算術論理演算ユニ
ット（ＡＬＵｉ）１１４i はレジスタ群１４i+1 に記憶
されているデータを用いて演算処理を行うことも可能で
ある。
接続されるべき算術論理演算ユニット（ＡＬＵｉ）１１
４i は存在しないので、データバスＹ1 には数値０が入
力されている。また、算術論理演算ユニット算術論理演
算ユニット（ＡＬＵｎ）１１４n へのデータバスＸ
n は、セレクタ（ＳＸ）１６８を介して算術論理演算ユ
ニット（ＡＬＵｎ＋１）２１４n+1 （図１（Ｓ２１４ｎ
＋１））、または、数値０を示す信号に接続され、デー
タバスＹn+1 は算術論理演算ユニット（ＡＬＵｎ＋１）
２１４n+1 に接続される（図１（Ｓ１１４ｎ））。これ
らのデータバスＸi ，Ｙi+1 により、算術論理演算ユニ
ット（ＡＬＵｉ）１１４i はレジスタ群１４i+1 に記憶
されているデータを用いて演算処理を行うことも可能で
ある。
【００４５】制御回路（ＣＡ）１５２は、アドレス信号
ＡＤＲＳおよび各算術論理演算ユニット（ＡＬＵｉ）１
１４i を制御する制御信号ＣＴＲＬＡを生成し、それぞ
れ各算術論理演算ユニット（ＡＬＵｉ）１１４i および
アドレスデコーダ１５０に対して出力する。また、制御
回路（ＣＡ）１５２は、セレクタ（ＳＲＰ）１６０、セ
レクタ（ＳＷＰ）１６２、セレクタ（Ｓｉｎ）１６４、
セレクタ（ＳＸ）１６８、および、スイッチ（Ｓｏｕ
ｔ）１６６を制御して並列プロセッサ１の内部構成を変
更する。アドレスデコーダ１５０は、制御回路１５２が
生成したアドレス信号ＡＤＲＳをデコードして書き込み
信号ＷＷＢ，ＷＷ０Ｂ，ＷＷ１Ｂ，ＷＷ２Ｂおよび読み
出し信号ＲＷＢ，ＲＷ０Ｂ，ＲＷ１Ｂ，ＲＷ２Ｂを有効
化して各レジスタ（Ｒｉ）１０６i および各レジスタ群
１４i に対して出力し、これらのスイッチおよびセレク
タを制御する。コンソール１５４は、並列プロセッサ１
の利用者のデータ入力により、制御回路１５２および後
述する第２並列プロセッサ２０の制御回路２５２に対し
て、例えば第１並列プロセッサ１０と第２並列プロセッ
サ２０との接続関係、すなわち、セレクタ（ＳＲＰ）１
６０、セレクタ（ＳＷＰ）１６２、セレクタ（Ｓｉｎ）
１６４、セレクタ（ＳＸ）１６８、セレクタ（ＳＹ）２
６０、および、スイッチ（Ｓｏｕｔ）１６６の接続を制
御する情報等を設定する。
ＡＤＲＳおよび各算術論理演算ユニット（ＡＬＵｉ）１
１４i を制御する制御信号ＣＴＲＬＡを生成し、それぞ
れ各算術論理演算ユニット（ＡＬＵｉ）１１４i および
アドレスデコーダ１５０に対して出力する。また、制御
回路（ＣＡ）１５２は、セレクタ（ＳＲＰ）１６０、セ
レクタ（ＳＷＰ）１６２、セレクタ（Ｓｉｎ）１６４、
セレクタ（ＳＸ）１６８、および、スイッチ（Ｓｏｕ
ｔ）１６６を制御して並列プロセッサ１の内部構成を変
更する。アドレスデコーダ１５０は、制御回路１５２が
生成したアドレス信号ＡＤＲＳをデコードして書き込み
信号ＷＷＢ，ＷＷ０Ｂ，ＷＷ１Ｂ，ＷＷ２Ｂおよび読み
出し信号ＲＷＢ，ＲＷ０Ｂ，ＲＷ１Ｂ，ＲＷ２Ｂを有効
化して各レジスタ（Ｒｉ）１０６i および各レジスタ群
１４i に対して出力し、これらのスイッチおよびセレク
タを制御する。コンソール１５４は、並列プロセッサ１
の利用者のデータ入力により、制御回路１５２および後
述する第２並列プロセッサ２０の制御回路２５２に対し
て、例えば第１並列プロセッサ１０と第２並列プロセッ
サ２０との接続関係、すなわち、セレクタ（ＳＲＰ）１
６０、セレクタ（ＳＷＰ）１６２、セレクタ（Ｓｉｎ）
１６４、セレクタ（ＳＸ）１６８、セレクタ（ＳＹ）２
６０、および、スイッチ（Ｓｏｕｔ）１６６の接続を制
御する情報等を設定する。
【００４６】次に、図２を参照して本発明の並列プロセ
ッサ１の第２並列プロセッサ２０の構成を説明する。第
２並列プロセッサ２０は、第１並列プロセッサ１０と類
似の構成を有する、例えばＨＤＴＶ方式の映像信号の１
水平期間に含まれる第ｎ＋１〜ｍ番目の画素、あるい
は、第１並列プロセッサ１０で処理されている画素値Ｄ
i の水平期間と異なる水平期間の（ｍ−ｎ）個の画素そ
れぞれに対応する単位プロセッサ２００ p を有するＳＩ
ＭＤ方式の並列プロセッサ装置である。なお上述のよう
に第１の実施例においては、例えばｍ−ｎ＝ｎである。
すなわち第２並列プロセッサ２０は、第１並列プロセッ
サ１０からの演算処理結果Ｑi または第１並列プロセッ
サ１０の入力端子ＩＮＴから入力される画素値Ｄn+1 〜
Ｄm （以下、画素値Ｄn+1 〜Ｄm を画素値Ｄp と略記す
る）について演算処理を行う。すなわち、第２並列プロ
セッサ２０はＨＤＴＶ方式の画素値Ｄpの内、第１並列
プロセッサ１０からはみ出してしまう部分（Ｄn+1 〜Ｄ
m ＝Ｄp）について演算処理を行い、あるいは、第１並
列プロセッサ１０で画素値Ｄi について行われた第１の
演算処理結果Ｑi について第２の演算処理を行って、演
算処理結果Ｑp として出力する。
ッサ１の第２並列プロセッサ２０の構成を説明する。第
２並列プロセッサ２０は、第１並列プロセッサ１０と類
似の構成を有する、例えばＨＤＴＶ方式の映像信号の１
水平期間に含まれる第ｎ＋１〜ｍ番目の画素、あるい
は、第１並列プロセッサ１０で処理されている画素値Ｄ
i の水平期間と異なる水平期間の（ｍ−ｎ）個の画素そ
れぞれに対応する単位プロセッサ２００ p を有するＳＩ
ＭＤ方式の並列プロセッサ装置である。なお上述のよう
に第１の実施例においては、例えばｍ−ｎ＝ｎである。
すなわち第２並列プロセッサ２０は、第１並列プロセッ
サ１０からの演算処理結果Ｑi または第１並列プロセッ
サ１０の入力端子ＩＮＴから入力される画素値Ｄn+1 〜
Ｄm （以下、画素値Ｄn+1 〜Ｄm を画素値Ｄp と略記す
る）について演算処理を行う。すなわち、第２並列プロ
セッサ２０はＨＤＴＶ方式の画素値Ｄpの内、第１並列
プロセッサ１０からはみ出してしまう部分（Ｄn+1 〜Ｄ
m ＝Ｄp）について演算処理を行い、あるいは、第１並
列プロセッサ１０で画素値Ｄi について行われた第１の
演算処理結果Ｑi について第２の演算処理を行って、演
算処理結果Ｑp として出力する。
【００４７】単位プロセッサ２００n+1 〜２００m は、
ＮＴＳＣ方式の映像信号の１ラインに含まれる画素数ｎ
とＨＤＴＶ方式の映像信号の１ラインに含まれる画素数
ｍとの差と同数（ｍ−ｎ）個だけ、第ｎ＋１〜第ｍ番目
の各画素に対応して設けられており、それぞれレジスタ
（Ｒｐ）２０６p 、レジスタ（Ｒｐｊ）２０８p ，２１
０p ，２１２p 、算術論理演算ユニット（ＡＬＵｐ）２
１４p 、スイッチ（Ｕｐ）２１６p 、スイッチ（Ｓｐ）
２１８p 、スイッチ（Ｖｐ）２２６p 、スイッチ（Ｔ
ｐ）２２８p 、スイッチ（Ｓｐｊ）２２０p ，２２
２p ，２２４p 、および、スイッチ（Ｔｐｊ）２４
０p ，２４２p ，２４４p から構成されている。
ＮＴＳＣ方式の映像信号の１ラインに含まれる画素数ｎ
とＨＤＴＶ方式の映像信号の１ラインに含まれる画素数
ｍとの差と同数（ｍ−ｎ）個だけ、第ｎ＋１〜第ｍ番目
の各画素に対応して設けられており、それぞれレジスタ
（Ｒｐ）２０６p 、レジスタ（Ｒｐｊ）２０８p ，２１
０p ，２１２p 、算術論理演算ユニット（ＡＬＵｐ）２
１４p 、スイッチ（Ｕｐ）２１６p 、スイッチ（Ｓｐ）
２１８p 、スイッチ（Ｖｐ）２２６p 、スイッチ（Ｔ
ｐ）２２８p 、スイッチ（Ｓｐｊ）２２０p ，２２
２p ，２２４p 、および、スイッチ（Ｔｐｊ）２４
０p ，２４２p ，２４４p から構成されている。
【００４８】単位遅延素子（Ｇｐ）２０２p は直列に接
続されており、各単位遅延素子（Ｇｐ）２０２p は、そ
れぞれ第１並列プロセッサ１０のセレクタ（ＳＲＰ）１
６０を介して入力されたリードポインタ信号ＲＰＢまた
は単位遅延素子（Ｇｎ）１０２n の出力信号（信号ＳＲ
Ｐ、図２（Ｓ１６０））に１画素分の演算処理結果Ｑ i
が出力される時間だけ遅延を与える。単位遅延素子（Ｈ
ｐ）２０４p は直列に接続されており、各単位遅延素子
（Ｈｐ）２０４p は、それぞれ第１並列プロセッサ１０
のセレクタ（ＳＷＰ）１６２を介して入力されたリード
ポインタ信号ＲＰＡまたは単位遅延素子（Ｈｎ）１０４
n の出力信号（信号ＷＲＰ、図２（Ｓ１６２））に映像
信号の１画素に対応する遅延時間を与える。
続されており、各単位遅延素子（Ｇｐ）２０２p は、そ
れぞれ第１並列プロセッサ１０のセレクタ（ＳＲＰ）１
６０を介して入力されたリードポインタ信号ＲＰＢまた
は単位遅延素子（Ｇｎ）１０２n の出力信号（信号ＳＲ
Ｐ、図２（Ｓ１６０））に１画素分の演算処理結果Ｑ i
が出力される時間だけ遅延を与える。単位遅延素子（Ｈ
ｐ）２０４p は直列に接続されており、各単位遅延素子
（Ｈｐ）２０４p は、それぞれ第１並列プロセッサ１０
のセレクタ（ＳＷＰ）１６２を介して入力されたリード
ポインタ信号ＲＰＡまたは単位遅延素子（Ｈｎ）１０４
n の出力信号（信号ＷＲＰ、図２（Ｓ１６２））に映像
信号の１画素に対応する遅延時間を与える。
【００４９】レジスタ（Ｒｐ）２０６p は、それぞれ例
えば８ビット幅のレジスタであって、入力端子がスイッ
チ（Ｕｐ）２１６p を介して第１並列プロセッサ１０の
セレクタ（Ｓｉｎ）１６４に（図２（Ｓ１６４））、ス
イッチ（Ｔｐ）２１８p を介して算術論理演算ユニット
（ＡＬＵｐ）２１４p の書き込みビット線ＷＢｐに接続
され、出力端子がスイッチ（Ｖｐ）２２６p を介して出
力端子ＯＵＴＴに、スイッチ（Ｔｐ）２２８p を介して
算術論理演算ユニット（ＡＬＵｐ）２１４p の読み出し
ビット線ＲＢｐに接続されている。レジスタ（Ｒｐ）２
０６p は、スイッチ（Ｕｐ）２１６p を介して第１並列
プロセッサ１０のセレクタ（Ｓｉｎ）１６４から入力さ
れた画素値Ｄp （図２（Ｓ１６６））またはスイッチ
（Ｔｐ）２１８p を介して算術論理演算ユニット（ＡＬ
Ｕｐ）２１４p の書き込みビット線ＷＢｐから入力され
た演算処理結果Ｑp を保持し、保持したデータを並列プ
ロセッサ１の出力端子ＯＵＴＴまたはスイッチ（Ｔｐ）
２２８p を介して算術論理演算ユニット（ＡＬＵｐ）２
１４p の読み出しビット線ＲＢｐに対して出力する。
えば８ビット幅のレジスタであって、入力端子がスイッ
チ（Ｕｐ）２１６p を介して第１並列プロセッサ１０の
セレクタ（Ｓｉｎ）１６４に（図２（Ｓ１６４））、ス
イッチ（Ｔｐ）２１８p を介して算術論理演算ユニット
（ＡＬＵｐ）２１４p の書き込みビット線ＷＢｐに接続
され、出力端子がスイッチ（Ｖｐ）２２６p を介して出
力端子ＯＵＴＴに、スイッチ（Ｔｐ）２２８p を介して
算術論理演算ユニット（ＡＬＵｐ）２１４p の読み出し
ビット線ＲＢｐに接続されている。レジスタ（Ｒｐ）２
０６p は、スイッチ（Ｕｐ）２１６p を介して第１並列
プロセッサ１０のセレクタ（Ｓｉｎ）１６４から入力さ
れた画素値Ｄp （図２（Ｓ１６６））またはスイッチ
（Ｔｐ）２１８p を介して算術論理演算ユニット（ＡＬ
Ｕｐ）２１４p の書き込みビット線ＷＢｐから入力され
た演算処理結果Ｑp を保持し、保持したデータを並列プ
ロセッサ１の出力端子ＯＵＴＴまたはスイッチ（Ｔｐ）
２２８p を介して算術論理演算ユニット（ＡＬＵｐ）２
１４p の読み出しビット線ＲＢｐに対して出力する。
【００５０】スイッチ（Ｕｐ）２１６p は、ライトポイ
ンタ信号ＷＰが有効化された場合のみに、並列プロセッ
サ１の入力端子ＩＮＴからの画素値Ｄp をレジスタ（Ｒ
ｐ）２０６p に対して出力して保持させる。スイッチ
（Ｓｐ）２１８p は、アドレスデコーダ（ＡＤＢ）２５
０から入力される書き込み信号ＷＷＢが有効化された場
合のみに、算術論理演算ユニット（ＡＬＵｐ）２１４p
からの演算処理結果Ｑp をレジスタ（Ｒｐ）２０６p に
書き込む。
ンタ信号ＷＰが有効化された場合のみに、並列プロセッ
サ１の入力端子ＩＮＴからの画素値Ｄp をレジスタ（Ｒ
ｐ）２０６p に対して出力して保持させる。スイッチ
（Ｓｐ）２１８p は、アドレスデコーダ（ＡＤＢ）２５
０から入力される書き込み信号ＷＷＢが有効化された場
合のみに、算術論理演算ユニット（ＡＬＵｐ）２１４p
からの演算処理結果Ｑp をレジスタ（Ｒｐ）２０６p に
書き込む。
【００５１】スイッチ（Ｖｐ）２２６p は、ライトポイ
ンタ信号ＷＰが有効化された場合のみに、レジスタ（Ｒ
ｐ）２０６p に保持されたデータを読み出して出力端子
ＯＵＴＴに対して出力する。スイッチ（Ｔｐ）２２８p
は、アドレスデコーダ２５０から印加される読み出し信
号ＲＷＢが有効化された場合のみに、レジスタ（Ｒｐ）
２０６p に保持されたデータを算術論理演算ユニット
（ＡＬＵｐ）２１４p の読み出しビット線ＲＢｐに対し
て出力する。単位遅延素子（Ｇｐ）２０２p 、単位遅延
素子（Ｈｐ）２０４p 、レジスタ（Ｒｐ）２０６p 、ス
イッチ（Ｕｐ）２１６p 、スイッチ（Ｓｐ）２１８p 、
スイッチ（Ｖｐ）２２６p 、および、スイッチ（Ｔｐ）
２２８p はシフトレジスタ（ＳＲＢ）２２を構成してい
る。
ンタ信号ＷＰが有効化された場合のみに、レジスタ（Ｒ
ｐ）２０６p に保持されたデータを読み出して出力端子
ＯＵＴＴに対して出力する。スイッチ（Ｔｐ）２２８p
は、アドレスデコーダ２５０から印加される読み出し信
号ＲＷＢが有効化された場合のみに、レジスタ（Ｒｐ）
２０６p に保持されたデータを算術論理演算ユニット
（ＡＬＵｐ）２１４p の読み出しビット線ＲＢｐに対し
て出力する。単位遅延素子（Ｇｐ）２０２p 、単位遅延
素子（Ｈｐ）２０４p 、レジスタ（Ｒｐ）２０６p 、ス
イッチ（Ｕｐ）２１６p 、スイッチ（Ｓｐ）２１８p 、
スイッチ（Ｖｐ）２２６p 、および、スイッチ（Ｔｐ）
２２８p はシフトレジスタ（ＳＲＢ）２２を構成してい
る。
【００５２】レジスタ（Ｒｐｊ）２０８p ，２１０p ，
２１２p は、それぞれスイッチ（Ｓｐｊ）２２０p ，２
２２p ，２２４p およびスイッチ（Ｕｐ）２１６p を介
して入力される算術論理演算ユニット（ＡＬＵｐ）２１
４p の演算処理結果Ｑp 、または、画素値Ｄp を保持
し、保持したデータをスイッチ（Ｔｐｊ）２４０p ，２
４２p ，２４４p およびスイッチ（Ｖｐ）２２６p を介
して並列プロセッサ１の出力端子ＯＵＴＴに対して出力
する。つまり、レジスタ（Ｒｐｊ）２０８p ，２１
０p ，２１２p は算術論理演算ユニット（ＡＬＵｐ）２
１４p の処理に係るデータ、例えば現フレーム、前フレ
ームの画素値Ｄp 、および、演算処理の中間結果等を記
憶するレジスタとして動作する。
２１２p は、それぞれスイッチ（Ｓｐｊ）２２０p ，２
２２p ，２２４p およびスイッチ（Ｕｐ）２１６p を介
して入力される算術論理演算ユニット（ＡＬＵｐ）２１
４p の演算処理結果Ｑp 、または、画素値Ｄp を保持
し、保持したデータをスイッチ（Ｔｐｊ）２４０p ，２
４２p ，２４４p およびスイッチ（Ｖｐ）２２６p を介
して並列プロセッサ１の出力端子ＯＵＴＴに対して出力
する。つまり、レジスタ（Ｒｐｊ）２０８p ，２１
０p ，２１２p は算術論理演算ユニット（ＡＬＵｐ）２
１４p の処理に係るデータ、例えば現フレーム、前フレ
ームの画素値Ｄp 、および、演算処理の中間結果等を記
憶するレジスタとして動作する。
【００５３】スイッチ（Ｓｐｊ）２２０p ，２２２p ，
２２４p は、それぞれアドレスデコーダ２５０から印加
される書き込み信号ＷＷ０Ｂ，ＷＷ１Ｂ，ＷＷ２Ｂが有
効化された場合のみに、算術論理演算ユニット（ＡＬＵ
ｐ）２１４p の演算処理結果Ｑp または画素値Ｄp をレ
ジスタ（Ｒｐｊ）２０８p ，２１０p ，２１２p に書き
込む。スイッチ（Ｔｐｊ）２４０p ，２４２p ，２４４
p は、それぞれアドレスデコーダ２５０から印加される
書き込み信号ＲＷ０Ｂ，ＲＷ１Ｂ，ＲＷ２Ｂが有効化さ
れた場合のみに、レジスタ（Ｒｐｊ）２０８p ，２１０
p ，２１２p に保持されたデータを読み出してスイッチ
（Ｖｐ）２２６p を介して並列プロセッサ１の出力端子
ＯＵＴＴに対して出力する。レジスタ（Ｒｐｊ）２０８
p ，２１０p ，２１２p 、スイッチ（Ｓｐ）ｊ２２
０p ，２２２p ，２２４p 、および、スイッチ（Ｔｐ
ｊ）２４０p ，２４２p ，２４４p はレジスタ群２４p
を構成する。なお、第１並列プロセッサ１０の構成でも
述べたように、図示の簡略化のためにレジスタ群２４p
のレジスタ数を３個としているが、実用的にはレジスタ
群２４p のレジスタ数は１２８〜１０２４個程度とな
る。
２２４p は、それぞれアドレスデコーダ２５０から印加
される書き込み信号ＷＷ０Ｂ，ＷＷ１Ｂ，ＷＷ２Ｂが有
効化された場合のみに、算術論理演算ユニット（ＡＬＵ
ｐ）２１４p の演算処理結果Ｑp または画素値Ｄp をレ
ジスタ（Ｒｐｊ）２０８p ，２１０p ，２１２p に書き
込む。スイッチ（Ｔｐｊ）２４０p ，２４２p ，２４４
p は、それぞれアドレスデコーダ２５０から印加される
書き込み信号ＲＷ０Ｂ，ＲＷ１Ｂ，ＲＷ２Ｂが有効化さ
れた場合のみに、レジスタ（Ｒｐｊ）２０８p ，２１０
p ，２１２p に保持されたデータを読み出してスイッチ
（Ｖｐ）２２６p を介して並列プロセッサ１の出力端子
ＯＵＴＴに対して出力する。レジスタ（Ｒｐｊ）２０８
p ，２１０p ，２１２p 、スイッチ（Ｓｐ）ｊ２２
０p ，２２２p ，２２４p 、および、スイッチ（Ｔｐ
ｊ）２４０p ，２４２p ，２４４p はレジスタ群２４p
を構成する。なお、第１並列プロセッサ１０の構成でも
述べたように、図示の簡略化のためにレジスタ群２４p
のレジスタ数を３個としているが、実用的にはレジスタ
群２４p のレジスタ数は１２８〜１０２４個程度とな
る。
【００５４】算術論理演算ユニット（ＡＬＵｐ）２１４
p は、読み出しビット線ＲＢｐから画素値Ｄp 、あるい
は、レジスタ群２４p に記憶されたデータ等を読み込ん
で演算処理、例えばフレーム間動き検出処理等を行っ
て、その演算処理結果Ｑp あるいは中間結果を、書き込
みビット線ＷＢｐからレジスタ群２４p または並列プロ
セッサ１の出力端子ＯＵＴＴに対して出力する。ここ
で、読み出しビット線ＲＢｐは算術論理演算ユニット
（ＡＬＵｐ）２１４ p のリードビット線であり、算術論
理演算ユニット（ＡＬＵｐ）２１４p は、スイッチ（Ｔ
ｐ）２２８p およびスイッチ（Ｔｐｊ）２４０p ，２４
２p ，２４４ p をアドレスデコーダ２５０を介して適切
に制御することにより、レジスタ（Ｒｐ）２０６p およ
びレジスタ群２４p に記憶されたデータを読み出すこと
ができる。また、書き込みビット線ＷＢｐは算術論理演
算ユニット（ＡＬＵｐ）２１４ p のライトビット線であ
り、算術論理演算ユニット（ＡＬＵｐ）２１４p は、ス
イッチ（Ｓｐ）２１８p およびスイッチ（Ｓｐｊ）２２
０p ，２２２p ，２２４ p をアドレスデコーダ２５０を
介して適切に制御することにより、レジスタ（Ｒｐ）２
０６p およびレジスタ群２４p に演算処理結果Ｑp 等の
データを書き込むことができる。
p は、読み出しビット線ＲＢｐから画素値Ｄp 、あるい
は、レジスタ群２４p に記憶されたデータ等を読み込ん
で演算処理、例えばフレーム間動き検出処理等を行っ
て、その演算処理結果Ｑp あるいは中間結果を、書き込
みビット線ＷＢｐからレジスタ群２４p または並列プロ
セッサ１の出力端子ＯＵＴＴに対して出力する。ここ
で、読み出しビット線ＲＢｐは算術論理演算ユニット
（ＡＬＵｐ）２１４ p のリードビット線であり、算術論
理演算ユニット（ＡＬＵｐ）２１４p は、スイッチ（Ｔ
ｐ）２２８p およびスイッチ（Ｔｐｊ）２４０p ，２４
２p ，２４４ p をアドレスデコーダ２５０を介して適切
に制御することにより、レジスタ（Ｒｐ）２０６p およ
びレジスタ群２４p に記憶されたデータを読み出すこと
ができる。また、書き込みビット線ＷＢｐは算術論理演
算ユニット（ＡＬＵｐ）２１４ p のライトビット線であ
り、算術論理演算ユニット（ＡＬＵｐ）２１４p は、ス
イッチ（Ｓｐ）２１８p およびスイッチ（Ｓｐｊ）２２
０p ，２２２p ，２２４ p をアドレスデコーダ２５０を
介して適切に制御することにより、レジスタ（Ｒｐ）２
０６p およびレジスタ群２４p に演算処理結果Ｑp 等の
データを書き込むことができる。
【００５５】さらに、算術論理演算ユニット（ＡＬＵ
ｐ）２１４p はそれぞれ隣接した単位プロセッサ２０
p+1 ，２０p-1 のレジスタ群２４p+1 ，２４p-1 のデー
タを利用した演算処理を行うためにデータバスＸp ，Ｙ
p+1 を有している。データバスＸ p ，Ｙp+1 は、上述し
た第１並列プロセッサ１０のデータバスＸi ，Ｙi+1 と
同じ用途、つまり、算術論理演算ユニット（ＡＬＵｐ）
２１４p がレジスタ群２４ p+1 からデータを読み出すた
めに用いられ、データバスＹp+1 は算術論理演算ユニッ
ト（ＡＬＵｐ）２１４p がレジスタ群２４p-1 からデー
タを読み出すために用いられる。すなわち、制御回路２
５２は算術論理演算ユニット（ＡＬＵｐ＋１）２１４
p+1 を制御して、レジスタ群２４p+1 に記憶されている
データを書き込みビット線ＷＢｐ＋１を介して読み出さ
せ、算術論理演算ユニット（ＡＬＵｐ＋１）２１４p+1
からデータバスＸp を介して算術論理演算ユニット（Ａ
ＬＵｐ）２１４p に入力させる。また逆に、制御回路２
５２は算術論理演算ユニット（ＡＬＵｐ）２１４p を制
御して、レジスタ群２４p に記憶されているデータを読
み出しビット線ＲＢｐを介して読み出させ、算術論理演
算ユニット（ＡＬＵｐ）２１４p からデータバスＹp+1
を介して算術論理演算ユニット（ＡＬＵｐ＋１）２１４
p+1 に入力させる。
ｐ）２１４p はそれぞれ隣接した単位プロセッサ２０
p+1 ，２０p-1 のレジスタ群２４p+1 ，２４p-1 のデー
タを利用した演算処理を行うためにデータバスＸp ，Ｙ
p+1 を有している。データバスＸ p ，Ｙp+1 は、上述し
た第１並列プロセッサ１０のデータバスＸi ，Ｙi+1 と
同じ用途、つまり、算術論理演算ユニット（ＡＬＵｐ）
２１４p がレジスタ群２４ p+1 からデータを読み出すた
めに用いられ、データバスＹp+1 は算術論理演算ユニッ
ト（ＡＬＵｐ）２１４p がレジスタ群２４p-1 からデー
タを読み出すために用いられる。すなわち、制御回路２
５２は算術論理演算ユニット（ＡＬＵｐ＋１）２１４
p+1 を制御して、レジスタ群２４p+1 に記憶されている
データを書き込みビット線ＷＢｐ＋１を介して読み出さ
せ、算術論理演算ユニット（ＡＬＵｐ＋１）２１４p+1
からデータバスＸp を介して算術論理演算ユニット（Ａ
ＬＵｐ）２１４p に入力させる。また逆に、制御回路２
５２は算術論理演算ユニット（ＡＬＵｐ）２１４p を制
御して、レジスタ群２４p に記憶されているデータを読
み出しビット線ＲＢｐを介して読み出させ、算術論理演
算ユニット（ＡＬＵｐ）２１４p からデータバスＹp+1
を介して算術論理演算ユニット（ＡＬＵｐ＋１）２１４
p+1 に入力させる。
【００５６】なお図２に示すように、算術論理演算ユニ
ット（ＡＬＵｎ＋１）２１４n+1 のデータバスＹn+1 は
セレクタ（ＳＹ）２６０を介して算術論理演算ユニット
（ＡＬＵｎ）１１４n のデータバスＹn+1 （ａ）または
数値０を表す信号（ｂ）に接続される（図２（Ｓ１１４
ｎ））。また、算術論理演算ユニット（ＡＬＵｎ＋１）
２１４n+1 のデータバスＸn は算術論理演算ユニット
（ＡＬＵｎ）１１４n に接続される。これらのデータバ
スＸn ，Ｙn+1 により、第１並列プロセッサ１０の算術
論理演算ユニット（ＡＬＵｉ）１１４i と第２並列プロ
セッサ２０の算術論理演算ユニット（ＡＬＵｐ）２１４
p との間でレジスタ群１４i およびレジスタ群２４pに
記憶されたデータを共有することができる。
ット（ＡＬＵｎ＋１）２１４n+1 のデータバスＹn+1 は
セレクタ（ＳＹ）２６０を介して算術論理演算ユニット
（ＡＬＵｎ）１１４n のデータバスＹn+1 （ａ）または
数値０を表す信号（ｂ）に接続される（図２（Ｓ１１４
ｎ））。また、算術論理演算ユニット（ＡＬＵｎ＋１）
２１４n+1 のデータバスＸn は算術論理演算ユニット
（ＡＬＵｎ）１１４n に接続される。これらのデータバ
スＸn ，Ｙn+1 により、第１並列プロセッサ１０の算術
論理演算ユニット（ＡＬＵｉ）１１４i と第２並列プロ
セッサ２０の算術論理演算ユニット（ＡＬＵｐ）２１４
p との間でレジスタ群１４i およびレジスタ群２４pに
記憶されたデータを共有することができる。
【００５７】制御回路（ＣＢ）２５２は、アドレス信号
ＡＤＲＳおよび各算術論理演算ユニット（ＡＬＵｐ）２
１４p を制御する制御信号ＣＴＲＬＢを生成して各算術
論理演算ユニット（ＡＬＵｐ）２１４p およびアドレス
デコーダ２５０に対して出力するとともに、セレクタ
（ＳＹ）２６０を制御する。アドレスデコーダ２５０
は、制御回路２５２が生成したアドレス信号ＡＤＲＳを
デコードして書き込み信号ＷＷＢ，ＷＷ０Ｂ，ＷＷ１
Ｂ，ＷＷ２Ｂおよび読み出し信号ＲＷＢ，ＲＷ０Ｂ，Ｒ
Ｗ１Ｂ，ＲＷ２Ｂを有効化して各レジスタ（Ｒｐ）２０
６p および各レジスタ群２４p に印加し、これらのスイ
ッチおよびセレクタを制御する。
ＡＤＲＳおよび各算術論理演算ユニット（ＡＬＵｐ）２
１４p を制御する制御信号ＣＴＲＬＢを生成して各算術
論理演算ユニット（ＡＬＵｐ）２１４p およびアドレス
デコーダ２５０に対して出力するとともに、セレクタ
（ＳＹ）２６０を制御する。アドレスデコーダ２５０
は、制御回路２５２が生成したアドレス信号ＡＤＲＳを
デコードして書き込み信号ＷＷＢ，ＷＷ０Ｂ，ＷＷ１
Ｂ，ＷＷ２Ｂおよび読み出し信号ＲＷＢ，ＲＷ０Ｂ，Ｒ
Ｗ１Ｂ，ＲＷ２Ｂを有効化して各レジスタ（Ｒｐ）２０
６p および各レジスタ群２４p に印加し、これらのスイ
ッチおよびセレクタを制御する。
【００５８】上述した並列プロセッサ１の各構成要素の
内、第１並列プロセッサ１０および第２並列プロセッサ
２０が本発明に係る単位演算ユニット群に相当し、結合
されていない場合には第１並列プロセッサ１０および第
２並列プロセッサ２０がそれぞれ本発明に係る演算ユニ
ットに相当し、結合された場合には第１並列プロセッサ
１０と第２並列プロセッサ２０とが合わせて本発明に係
る演算ユニットに相当する。第１並列プロセッサ１０お
よび第２並列プロセッサ２０においては、シフトレジス
タ１２，２２が本発明に係るシフトレジスタおよびデー
タ入力手段およびデータ出力手段に相当し、レジスタ群
１４i 、算術論理演算ユニット（ＡＬＵｉ）１１４i 、
および、レジスタ群２４p と算術論理演算ユニット（Ａ
ＬＵｐ）２１４p が本発明に係る単位演算ユニットに相
当する。
内、第１並列プロセッサ１０および第２並列プロセッサ
２０が本発明に係る単位演算ユニット群に相当し、結合
されていない場合には第１並列プロセッサ１０および第
２並列プロセッサ２０がそれぞれ本発明に係る演算ユニ
ットに相当し、結合された場合には第１並列プロセッサ
１０と第２並列プロセッサ２０とが合わせて本発明に係
る演算ユニットに相当する。第１並列プロセッサ１０お
よび第２並列プロセッサ２０においては、シフトレジス
タ１２，２２が本発明に係るシフトレジスタおよびデー
タ入力手段およびデータ出力手段に相当し、レジスタ群
１４i 、算術論理演算ユニット（ＡＬＵｉ）１１４i 、
および、レジスタ群２４p と算術論理演算ユニット（Ａ
ＬＵｐ）２１４p が本発明に係る単位演算ユニットに相
当する。
【００５９】以下、図３および図４を参照して、並列プ
ロセッサ１の第１の動作、すなわち、並列プロセッサ１
が１水平期間のデータ数がｎ個以上の映像信号、例えば
ＮＴＳＣ方式の映像信号を演算処理する場合の動作を説
明する。図３は、図１および図２に示した本発明の並列
プロセッサ１の第１の動作のタイミングを説明する図で
あって、（Ａ）は入力端子ＩＮＴに入力される画素値Ｄ
i を示し、（Ｂ）は第１並列プロセッサの入力端子ＷＰ
Ｔに入力されるライトポインタ信号ＷＰの波形を示し、
（Ｃ）は単位遅延素子（Ｈ１）１０４1 の出力信号の波
形を示し、（Ｄ）は単位遅延素子（Ｈｎ）１０４n の出
力信号の波形を示し、（Ｅ）は第１並列プロセッサの入
力端子ＲＰＡＴに入力されるリードポインタ信号ＲＰＡ
の波形を示し、（Ｆ）は単位遅延素子（Ｇ１）１０２1
の出力信号の波形を示し、（Ｇ）は単位遅延素子（Ｇ
ｎ）１０２n の出力信号の波形を示し、（Ｈ）は第１並
列プロセッサ１０のセレクタ（Ｓｉｎ）１６４から出力
される演算処理結果Ｑi を示し、（Ｉ）は第２並列プロ
セッサ２０の出力端子ＯＵＴＴから出力される演算結果
（Ｑi ）を示す。図４は、図１および図２に示した本発
明の並列プロセッサ１の処理内容を説明する図であっ
て、（Ａ）は図１に示した第１並列プロセッサ１０の第
１の処理内容を説明する図であり、（Ｂ）は図２に示し
た第２並列プロセッサ２０の第１の処理内容を説明する
図である。この第１の動作は、ＮＴＳＣ方式の映像信号
の各画素値Ｄi に第１並列プロセッサ１０により第１の
演算処理を施した後に、これらの第１の演算処理結果Ｑ
iを順次第２並列プロセッサ２０に対して出力する。第
１の演算処理結果Ｑi についてさらに第２並列プロセッ
サ２０において第２の演算処理を施して演算処理結果Ｑ
p を出力する。つまり第１の動作においては、第１並列
プロセッサ１０と第２並列プロセッサ２０とが画素値Ｄ
i についてパイプライン処理により、後述する第１の演
算処理および第２の演算処理を行う。なお以下の説明に
おいては、第２並列プロセッサ２０の演算処理結果Ｑp
は、第１並列プロセッサ１０の第１の演算処理結果Ｑi
をさらに演算処理した結果として演算処理結果（Ｑi ）
と記してある。
ロセッサ１の第１の動作、すなわち、並列プロセッサ１
が１水平期間のデータ数がｎ個以上の映像信号、例えば
ＮＴＳＣ方式の映像信号を演算処理する場合の動作を説
明する。図３は、図１および図２に示した本発明の並列
プロセッサ１の第１の動作のタイミングを説明する図で
あって、（Ａ）は入力端子ＩＮＴに入力される画素値Ｄ
i を示し、（Ｂ）は第１並列プロセッサの入力端子ＷＰ
Ｔに入力されるライトポインタ信号ＷＰの波形を示し、
（Ｃ）は単位遅延素子（Ｈ１）１０４1 の出力信号の波
形を示し、（Ｄ）は単位遅延素子（Ｈｎ）１０４n の出
力信号の波形を示し、（Ｅ）は第１並列プロセッサの入
力端子ＲＰＡＴに入力されるリードポインタ信号ＲＰＡ
の波形を示し、（Ｆ）は単位遅延素子（Ｇ１）１０２1
の出力信号の波形を示し、（Ｇ）は単位遅延素子（Ｇ
ｎ）１０２n の出力信号の波形を示し、（Ｈ）は第１並
列プロセッサ１０のセレクタ（Ｓｉｎ）１６４から出力
される演算処理結果Ｑi を示し、（Ｉ）は第２並列プロ
セッサ２０の出力端子ＯＵＴＴから出力される演算結果
（Ｑi ）を示す。図４は、図１および図２に示した本発
明の並列プロセッサ１の処理内容を説明する図であっ
て、（Ａ）は図１に示した第１並列プロセッサ１０の第
１の処理内容を説明する図であり、（Ｂ）は図２に示し
た第２並列プロセッサ２０の第１の処理内容を説明する
図である。この第１の動作は、ＮＴＳＣ方式の映像信号
の各画素値Ｄi に第１並列プロセッサ１０により第１の
演算処理を施した後に、これらの第１の演算処理結果Ｑ
iを順次第２並列プロセッサ２０に対して出力する。第
１の演算処理結果Ｑi についてさらに第２並列プロセッ
サ２０において第２の演算処理を施して演算処理結果Ｑ
p を出力する。つまり第１の動作においては、第１並列
プロセッサ１０と第２並列プロセッサ２０とが画素値Ｄ
i についてパイプライン処理により、後述する第１の演
算処理および第２の演算処理を行う。なお以下の説明に
おいては、第２並列プロセッサ２０の演算処理結果Ｑp
は、第１並列プロセッサ１０の第１の演算処理結果Ｑi
をさらに演算処理した結果として演算処理結果（Ｑi ）
と記してある。
【００６０】まず、第１の動作における並列プロセッサ
１のスイッチおよびセレクタの接続を説明する。第１の
動作を行う場合、並列プロセッサ１の第１並列プロセッ
サ１０のセレクタ（ＳＲＰ）１６０は、図１に示す接点
ａを選択し、リードポインタ信号ＲＰＢを選択して第２
並列プロセッサ２０に対して出力する。なお、リードポ
インタ信号ＲＰＢはリードポインタ信号ＲＰＡと同じ信
号である。第１並列プロセッサ１０のセレクタ（ＳＷ
Ｐ）１６２は、図１に示す接点ａ側を選択してリードポ
インタ信号ＲＰＡを選択して第２並列プロセッサ２０に
対して出力する。セレクタ（Ｓｉｎ）１６４は、図１に
示す接点ｂ側を選択し第１並列プロセッサ１０の第１の
演算処理結果Ｑi を第２並列プロセッサ２０に対して出
力する。スイッチ（Ｓｏｕｔ）１６６は接点を開く。従
って、第２並列プロセッサ２０には第１並列プロセッサ
１０が画素値Ｄi について演算処理を行った結果の第１
の演算処理結果Ｑi が順次入力されることになる。
１のスイッチおよびセレクタの接続を説明する。第１の
動作を行う場合、並列プロセッサ１の第１並列プロセッ
サ１０のセレクタ（ＳＲＰ）１６０は、図１に示す接点
ａを選択し、リードポインタ信号ＲＰＢを選択して第２
並列プロセッサ２０に対して出力する。なお、リードポ
インタ信号ＲＰＢはリードポインタ信号ＲＰＡと同じ信
号である。第１並列プロセッサ１０のセレクタ（ＳＷ
Ｐ）１６２は、図１に示す接点ａ側を選択してリードポ
インタ信号ＲＰＡを選択して第２並列プロセッサ２０に
対して出力する。セレクタ（Ｓｉｎ）１６４は、図１に
示す接点ｂ側を選択し第１並列プロセッサ１０の第１の
演算処理結果Ｑi を第２並列プロセッサ２０に対して出
力する。スイッチ（Ｓｏｕｔ）１６６は接点を開く。従
って、第２並列プロセッサ２０には第１並列プロセッサ
１０が画素値Ｄi について演算処理を行った結果の第１
の演算処理結果Ｑi が順次入力されることになる。
【００６１】また、第１並列プロセッサ１０のセレクタ
（ＳＸ）１６８は図１に示す接点ｂ側を選択して数値０
を算術論理演算ユニット（ＡＬＵｎ）１１４n にデータ
バスＸn を介して出力し、第２並列プロセッサ２０のセ
レクタ（ＳＹ）２６０は図２に示す接点ｂ側を選択して
数値０を算術論理演算ユニット（ＡＬＵｎ＋１）２１４
n+1 に出力する。従って、第１並列プロセッサ１０の算
術論理演算ユニット（ＡＬＵｎ）１１４n と第２並列プ
ロセッサ２０の算術論理演算ユニット（ＡＬＵｎ＋１）
２１４n+1 との間ではデータバスＸn ，Ｙn+1 を介した
データの送受信は行われず、第１並列プロセッサ１０と
第２並列プロセッサ２０は独立した並列プロセッサ装置
として動作する。以上のスイッチおよび各セレクタの接
続は、コンソール１５４から出力された設定情報に従っ
て制御回路１５２により制御される。
（ＳＸ）１６８は図１に示す接点ｂ側を選択して数値０
を算術論理演算ユニット（ＡＬＵｎ）１１４n にデータ
バスＸn を介して出力し、第２並列プロセッサ２０のセ
レクタ（ＳＹ）２６０は図２に示す接点ｂ側を選択して
数値０を算術論理演算ユニット（ＡＬＵｎ＋１）２１４
n+1 に出力する。従って、第１並列プロセッサ１０の算
術論理演算ユニット（ＡＬＵｎ）１１４n と第２並列プ
ロセッサ２０の算術論理演算ユニット（ＡＬＵｎ＋１）
２１４n+1 との間ではデータバスＸn ，Ｙn+1 を介した
データの送受信は行われず、第１並列プロセッサ１０と
第２並列プロセッサ２０は独立した並列プロセッサ装置
として動作する。以上のスイッチおよび各セレクタの接
続は、コンソール１５４から出力された設定情報に従っ
て制御回路１５２により制御される。
【００６２】まず、図３を参照して並列プロセッサ１の
動作タイミングを説明する。図３（Ａ）に示すように、
第１並列プロセッサ１０の入力端子ＩＮＴから水平期間
ｋ＋４の画素値（Ｄi ""）および水平期間ｋ＋３の画素
値（Ｄi "'）が順次入力される。各水平期間の画素値Ｄ
1 が入力されると同時に、図３（Ｂ）に示すように第１
並列プロセッサ１０の入力端子ＷＰＴに入力されるライ
トポインタ信号ＷＰが有効化される。図３（Ｃ），
（Ｄ）に示すように、ライトポインタ信号ＷＰは、単位
遅延素子（Ｈｉ）１０４i により順次１画素が並列プロ
セッサ１に入力される時間だけ遅延が与えられてゆく。
単位遅延素子（Ｈｉ）１０４i から出力されるライトポ
インタ信号ＷＰが有効化された場合、対応するスイッチ
（Ｕｉ）１１６i は閉じてレジスタ（Ｒｉ）１０６i に
入力端子ＩＮＴから入力された画素値Ｄi を順次書き込
んでゆく。従って、図３（Ａ）に示す水平期間ｋ＋３，
ｋ＋４においては、図３（Ｂ）〜（Ｄ）に示すように、
第１並列プロセッサ１０のレジスタ（Ｒｉ）１０６i に
は画素値Ｄi "'，Ｄi ""が順次書き込まれてゆく。
動作タイミングを説明する。図３（Ａ）に示すように、
第１並列プロセッサ１０の入力端子ＩＮＴから水平期間
ｋ＋４の画素値（Ｄi ""）および水平期間ｋ＋３の画素
値（Ｄi "'）が順次入力される。各水平期間の画素値Ｄ
1 が入力されると同時に、図３（Ｂ）に示すように第１
並列プロセッサ１０の入力端子ＷＰＴに入力されるライ
トポインタ信号ＷＰが有効化される。図３（Ｃ），
（Ｄ）に示すように、ライトポインタ信号ＷＰは、単位
遅延素子（Ｈｉ）１０４i により順次１画素が並列プロ
セッサ１に入力される時間だけ遅延が与えられてゆく。
単位遅延素子（Ｈｉ）１０４i から出力されるライトポ
インタ信号ＷＰが有効化された場合、対応するスイッチ
（Ｕｉ）１１６i は閉じてレジスタ（Ｒｉ）１０６i に
入力端子ＩＮＴから入力された画素値Ｄi を順次書き込
んでゆく。従って、図３（Ａ）に示す水平期間ｋ＋３，
ｋ＋４においては、図３（Ｂ）〜（Ｄ）に示すように、
第１並列プロセッサ１０のレジスタ（Ｒｉ）１０６i に
は画素値Ｄi "'，Ｄi ""が順次書き込まれてゆく。
【００６３】制御回路１５２は、所定のアドレス信号Ａ
ＤＲＳＡを生成してアドレスデコーダ１５０を制御し、
読み出し信号ＲＷＡを発生させて図３（Ａ）に示す水平
ブランキング期間ｋ＋３，ｋ＋４においてスイッチ（Ｔ
ｉ）１２８i を接続する。続いて制御回路１５２は、算
術論理演算ユニット（ＡＬＵｉ）１１４i にレジスタ
（Ｒｉ）１０６i に書き込まれた画素値Ｄi "'，Ｄi ""
を読み出しビット線ＲＢｉを介して読み出させる。さら
に制御回路１５２は、所定のアドレス信号ＡＤＲＳＡを
生成してアドレスデコーダ１５０を制御し、書き込み信
号ＷＷ０Ａを発生させてスイッチ（Ｓｉ０）１２０i を
接続する。続いて制御回路１５２は、算術論理演算ユニ
ット（ＡＬＵｉ）１１４i を制御して書き込みビット線
ＷＢｉおよびスイッチ（Ｓｉ０）１２０i を介して画素
値Ｄi "'，Ｄi ""を順次、例えばレジスタ（Ｒｉ０）１
０８ i に書き込ませる。このように、ある水平期間に第
１並列プロセッサ１０に読み込まれた画素値は、その次
の水平ブランキング期間にレジスタ群１４i に取り込ま
れる。
ＤＲＳＡを生成してアドレスデコーダ１５０を制御し、
読み出し信号ＲＷＡを発生させて図３（Ａ）に示す水平
ブランキング期間ｋ＋３，ｋ＋４においてスイッチ（Ｔ
ｉ）１２８i を接続する。続いて制御回路１５２は、算
術論理演算ユニット（ＡＬＵｉ）１１４i にレジスタ
（Ｒｉ）１０６i に書き込まれた画素値Ｄi "'，Ｄi ""
を読み出しビット線ＲＢｉを介して読み出させる。さら
に制御回路１５２は、所定のアドレス信号ＡＤＲＳＡを
生成してアドレスデコーダ１５０を制御し、書き込み信
号ＷＷ０Ａを発生させてスイッチ（Ｓｉ０）１２０i を
接続する。続いて制御回路１５２は、算術論理演算ユニ
ット（ＡＬＵｉ）１１４i を制御して書き込みビット線
ＷＢｉおよびスイッチ（Ｓｉ０）１２０i を介して画素
値Ｄi "'，Ｄi ""を順次、例えばレジスタ（Ｒｉ０）１
０８ i に書き込ませる。このように、ある水平期間に第
１並列プロセッサ１０に読み込まれた画素値は、その次
の水平ブランキング期間にレジスタ群１４i に取り込ま
れる。
【００６４】画素値Ｄi "'，Ｄi ""はそれぞれ、図３
（Ａ）水平ブランキング期間ｋ＋３，ｋ＋４に続く水平
期間において、第１並列プロセッサ１０の単位プロセッ
サ１００i により所定の演算処理（第１の演算処理）が
施されて第１の演算処理結果Ｑ i "'，Ｑi ""となる。一
方、図３（Ａ）に示す水平期間ｋ＋３，ｋ＋４において
は、水平期間ｋ＋２，ｋ＋３の画素値Ｄi " ，Ｄi "'が
単位プロセッサ１００iにより演算処理が施されて演算
処理結果Ｑi " ，Ｑi "'となる。このように、ある水平
期間に第１並列プロセッサ１０に入力された画素値は、
その次の水平期間において単位プロセッサ１００i によ
り第１の演算処理が施され、第１の演算処理結果とな
る。
（Ａ）水平ブランキング期間ｋ＋３，ｋ＋４に続く水平
期間において、第１並列プロセッサ１０の単位プロセッ
サ１００i により所定の演算処理（第１の演算処理）が
施されて第１の演算処理結果Ｑ i "'，Ｑi ""となる。一
方、図３（Ａ）に示す水平期間ｋ＋３，ｋ＋４において
は、水平期間ｋ＋２，ｋ＋３の画素値Ｄi " ，Ｄi "'が
単位プロセッサ１００iにより演算処理が施されて演算
処理結果Ｑi " ，Ｑi "'となる。このように、ある水平
期間に第１並列プロセッサ１０に入力された画素値は、
その次の水平期間において単位プロセッサ１００i によ
り第１の演算処理が施され、第１の演算処理結果とな
る。
【００６５】ここで単位プロセッサ１００i による第１
の演算処理は上述のように、制御回路１５２が、演算処
理の内容に対応するアドレス信号ＡＤＲＳＡを生成して
アドレスデコーダ１５０を制御し、読み出し信号ＲＷ
Ａ，ＲＷ０Ａ，ＲＷ１Ａ，ＲＷ２Ａ，ＷＷＡ，ＷＷ０
Ａ，ＷＷ１Ａ，ＷＷ２Ａを生成させ、スイッチ（Ｓｉ
ｊ）１２０i ，１２２i ，１２４i およびスイッチ（Ｔ
ｉｊ）１４０i ，１４２i ，１４４i の開閉を制御して
レジスタ（Ｒｉｊ）１０８i ，１１０i ，１１２i と算
術論理演算ユニット（ＡＬＵｉ）１１４i とのデータパ
スの設定を行い、算術論理演算ユニット（ＡＬＵｉ）１
１４i を制御してレジスタ群１４i とのデータの読み出
しおよび書き込みを行わせ、また、算術論理演算ユニッ
ト（ＡＬＵｉ）１１４i を制御して全ての算術論理演算
ユニット（ＡＬＵｉ）１１４i に同一の演算処理を行わ
せることにより実行される。ある水平期間において、単
位プロセッサ１００i により算出された第１の演算処理
の演算処理結果は、例えばレジスタ（Ｒｉ２）１１２i
に記憶される。
の演算処理は上述のように、制御回路１５２が、演算処
理の内容に対応するアドレス信号ＡＤＲＳＡを生成して
アドレスデコーダ１５０を制御し、読み出し信号ＲＷ
Ａ，ＲＷ０Ａ，ＲＷ１Ａ，ＲＷ２Ａ，ＷＷＡ，ＷＷ０
Ａ，ＷＷ１Ａ，ＷＷ２Ａを生成させ、スイッチ（Ｓｉ
ｊ）１２０i ，１２２i ，１２４i およびスイッチ（Ｔ
ｉｊ）１４０i ，１４２i ，１４４i の開閉を制御して
レジスタ（Ｒｉｊ）１０８i ，１１０i ，１１２i と算
術論理演算ユニット（ＡＬＵｉ）１１４i とのデータパ
スの設定を行い、算術論理演算ユニット（ＡＬＵｉ）１
１４i を制御してレジスタ群１４i とのデータの読み出
しおよび書き込みを行わせ、また、算術論理演算ユニッ
ト（ＡＬＵｉ）１１４i を制御して全ての算術論理演算
ユニット（ＡＬＵｉ）１１４i に同一の演算処理を行わ
せることにより実行される。ある水平期間において、単
位プロセッサ１００i により算出された第１の演算処理
の演算処理結果は、例えばレジスタ（Ｒｉ２）１１２i
に記憶される。
【００６６】図３（Ａ）に示す水平ブランキング期間ｋ
＋２，ｋ＋３，ｋ＋４において、の処理に示すように、
制御回路１５２は所定のアドレス信号ＡＤＲＳＡを生成
してアドレスデコーダ１５０を制御して読み出し信号Ｒ
Ｗ２Ａを生成し、スイッチ（Ｔｉ２）１４４i を閉じさ
せ、算術論理演算ユニット（ＡＬＵｉ）１１４i を制御
してレジスタ（Ｒｉ２）１１２i からレジスタ（Ｒｉ）
１０６i に第１の演算処理結果Ｑi ’，Ｑi " ，Ｑi "'
を読み出させるとともに、制御回路１５２は所定のアド
レス信号ＡＤＲＳＡを生成してアドレスデコーダ１５０
を制御し、書き込み信号ＷＷＡを生成してスイッチ（Ｓ
ｉ）１１８i を閉じさせてレジスタ（Ｒｉ）１０６i に
第１の演算処理結果Ｑi ’，Ｑi " ，Ｑi "'を書き込ま
せる。ここで、第１の演算処理結果Ｑi ’，Ｑi " ，
Ｑ"'は、それぞれ第１並列プロセッサ１０に入力された
図３に図示しない水平期間ｋ＋１，ｋ＋２および図３に
示す水平期間ｋ＋３に入力された画素値Ｄi ’，Ｄi "
，Ｄi "'が、図３に図示しない水平期間ｋ＋２および
図３に示す水平期間ｋ＋３，ｋ＋４において、第１並列
プロセッサ１０により第１の演算処理が施されて生成さ
れた演算処理結果である。
＋２，ｋ＋３，ｋ＋４において、の処理に示すように、
制御回路１５２は所定のアドレス信号ＡＤＲＳＡを生成
してアドレスデコーダ１５０を制御して読み出し信号Ｒ
Ｗ２Ａを生成し、スイッチ（Ｔｉ２）１４４i を閉じさ
せ、算術論理演算ユニット（ＡＬＵｉ）１１４i を制御
してレジスタ（Ｒｉ２）１１２i からレジスタ（Ｒｉ）
１０６i に第１の演算処理結果Ｑi ’，Ｑi " ，Ｑi "'
を読み出させるとともに、制御回路１５２は所定のアド
レス信号ＡＤＲＳＡを生成してアドレスデコーダ１５０
を制御し、書き込み信号ＷＷＡを生成してスイッチ（Ｓ
ｉ）１１８i を閉じさせてレジスタ（Ｒｉ）１０６i に
第１の演算処理結果Ｑi ’，Ｑi " ，Ｑi "'を書き込ま
せる。ここで、第１の演算処理結果Ｑi ’，Ｑi " ，
Ｑ"'は、それぞれ第１並列プロセッサ１０に入力された
図３に図示しない水平期間ｋ＋１，ｋ＋２および図３に
示す水平期間ｋ＋３に入力された画素値Ｄi ’，Ｄi "
，Ｄi "'が、図３に図示しない水平期間ｋ＋２および
図３に示す水平期間ｋ＋３，ｋ＋４において、第１並列
プロセッサ１０により第１の演算処理が施されて生成さ
れた演算処理結果である。
【００６７】次の図３に示す水平期間ｋ＋３，ｋ＋４，
ｋ＋５において、図３（Ｅ）に示すように、第１並列プ
ロセッサ１０の入力端子ＲＰＡＴへのリードポインタ信
号ＲＰＡが有効化される。このリードポインタ信号ＲＰ
Ａは、図３（Ｆ），（Ｇ）に示すように、単位遅延素子
（Ｇｉ）１０２i により順次１つの画素値Ｄi に対応す
る演算処理結果が出力される時間だけ遅延が順次与えら
れる。単位遅延素子（Ｇｉ）１０２i の出力信号が有効
化されると、図３（Ｈ）に示すように、対応するスイッ
チ（Ｖｉ）１２６i は順次閉じ、レジスタ（Ｒｉ）１０
６i から第１の演算処理結果Ｑi ’，Ｑi " ，Ｑi "'を
順次読み出してセレクタ（Ｓｉｎ）１６４およびスイッ
チ（Ｓｏｕｔ）１６６に対して出力する。ここで、スイ
ッチ（Ｓｏｕｔ）１６６は開いているので、図２に示す
第２並列プロセッサ２０の（Ｓ１６６）には信号が入力
されず、セレクタ（Ｓｉｎ）１６４は図１に示す接点ａ
側を選択しているので、図２に示す第２並列プロセッサ
２０の（Ｓ１６４）には、水平期間ｋ＋３，ｋ＋４，ｋ
＋５において第１の演算処理結果Ｑi ’，Ｑi " ，
Ｑi "'が順次入力される。
ｋ＋５において、図３（Ｅ）に示すように、第１並列プ
ロセッサ１０の入力端子ＲＰＡＴへのリードポインタ信
号ＲＰＡが有効化される。このリードポインタ信号ＲＰ
Ａは、図３（Ｆ），（Ｇ）に示すように、単位遅延素子
（Ｇｉ）１０２i により順次１つの画素値Ｄi に対応す
る演算処理結果が出力される時間だけ遅延が順次与えら
れる。単位遅延素子（Ｇｉ）１０２i の出力信号が有効
化されると、図３（Ｈ）に示すように、対応するスイッ
チ（Ｖｉ）１２６i は順次閉じ、レジスタ（Ｒｉ）１０
６i から第１の演算処理結果Ｑi ’，Ｑi " ，Ｑi "'を
順次読み出してセレクタ（Ｓｉｎ）１６４およびスイッ
チ（Ｓｏｕｔ）１６６に対して出力する。ここで、スイ
ッチ（Ｓｏｕｔ）１６６は開いているので、図２に示す
第２並列プロセッサ２０の（Ｓ１６６）には信号が入力
されず、セレクタ（Ｓｉｎ）１６４は図１に示す接点ａ
側を選択しているので、図２に示す第２並列プロセッサ
２０の（Ｓ１６４）には、水平期間ｋ＋３，ｋ＋４，ｋ
＋５において第１の演算処理結果Ｑi ’，Ｑi " ，
Ｑi "'が順次入力される。
【００６８】また、セレクタ（ＳＷＰ）１６２は、図１
に示す接点ａ側を選択しているので、リードポインタ信
号ＲＰＡは図２に示す第２並列プロセッサ２０の（Ｓ１
６２）にも入力される。リードポインタ信号ＲＰは、単
位遅延素子（Ｈｉ）１０４iで１つの画素値Ｄi が入力
される時間だけ遅延される。従って、第２並列プロセッ
サ２０の単位遅延素子（Ｈｐ）２０４p の出力信号は図
３（Ｆ），（Ｇ）に示す単位遅延素子（Ｇｉ）１０２i
の出力信号と同じタイミングで有効化される。
に示す接点ａ側を選択しているので、リードポインタ信
号ＲＰＡは図２に示す第２並列プロセッサ２０の（Ｓ１
６２）にも入力される。リードポインタ信号ＲＰは、単
位遅延素子（Ｈｉ）１０４iで１つの画素値Ｄi が入力
される時間だけ遅延される。従って、第２並列プロセッ
サ２０の単位遅延素子（Ｈｐ）２０４p の出力信号は図
３（Ｆ），（Ｇ）に示す単位遅延素子（Ｇｉ）１０２i
の出力信号と同じタイミングで有効化される。
【００６９】図３（Ａ）に示す水平期間ｋ＋３，ｋ＋
４，ｋ＋５において、単位遅延素子（Ｈｐ）２０４p の
出力信号が有効化されると、対応するスイッチ（Ｕｐ）
２１６ p は閉じて、第１並列プロセッサ１０から入力さ
れた第１の演算処理結果Ｑi ’，Ｑi " ，Ｑi "'をスイ
ッチ（Ｒｐ）２０６p に書き込む。つまり、図３（Ａ）
に示す水平期間ｋ＋３，ｋ＋４，ｋ＋５において、第１
並列プロセッサ１０のスイッチ（Ｒｉ）１０６i に記憶
された第１の演算処理結果Ｑi ’，Ｑi " ，Ｑi "'は、
第１並列プロセッサ１０からセレクタ（Ｓｉｎ）１６４
を介して第２並列プロセッサ２０に対して出力され、さ
らに、第２並列プロセッサ２０のレジスタ（Ｒｐ）２０
６p に書き込まれる。
４，ｋ＋５において、単位遅延素子（Ｈｐ）２０４p の
出力信号が有効化されると、対応するスイッチ（Ｕｐ）
２１６ p は閉じて、第１並列プロセッサ１０から入力さ
れた第１の演算処理結果Ｑi ’，Ｑi " ，Ｑi "'をスイ
ッチ（Ｒｐ）２０６p に書き込む。つまり、図３（Ａ）
に示す水平期間ｋ＋３，ｋ＋４，ｋ＋５において、第１
並列プロセッサ１０のスイッチ（Ｒｉ）１０６i に記憶
された第１の演算処理結果Ｑi ’，Ｑi " ，Ｑi "'は、
第１並列プロセッサ１０からセレクタ（Ｓｉｎ）１６４
を介して第２並列プロセッサ２０に対して出力され、さ
らに、第２並列プロセッサ２０のレジスタ（Ｒｐ）２０
６p に書き込まれる。
【００７０】ここで、第２並列プロセッサ２０における
第２の演算処理の動作を説明する。第２並列プロセッサ
２０による第２の演算処理も第１並列プロセッサ１０に
おける第１の演算処理と同様の動作により行われる。制
御回路２５２は、所定のアドレス信号ＡＤＲＳＢを生成
してアドレスデコーダ２５０を制御し、読み出し信号Ｒ
ＷＢを発生させて図３（Ａ）に示す水平ブランキング期
間ｋ＋２，ｋ＋３，ｋ＋４においてスイッチ（Ｔｐ）２
２８p を接続する。続いて制御回路２５２は、算術論理
演算ユニット（ＡＬＵｉ）２１４i にレジスタ（Ｒｐ）
２０６p に書き込まれた第１の演算処理結果Ｑi ’，Ｑ
i " ，Ｑ"'を読み出しビット線ＲＢｉを介して読み出さ
せる。
第２の演算処理の動作を説明する。第２並列プロセッサ
２０による第２の演算処理も第１並列プロセッサ１０に
おける第１の演算処理と同様の動作により行われる。制
御回路２５２は、所定のアドレス信号ＡＤＲＳＢを生成
してアドレスデコーダ２５０を制御し、読み出し信号Ｒ
ＷＢを発生させて図３（Ａ）に示す水平ブランキング期
間ｋ＋２，ｋ＋３，ｋ＋４においてスイッチ（Ｔｐ）２
２８p を接続する。続いて制御回路２５２は、算術論理
演算ユニット（ＡＬＵｉ）２１４i にレジスタ（Ｒｐ）
２０６p に書き込まれた第１の演算処理結果Ｑi ’，Ｑ
i " ，Ｑ"'を読み出しビット線ＲＢｉを介して読み出さ
せる。
【００７１】さらに制御回路２５２は、所定のアドレス
信号ＡＤＲＳＢを生成してアドレスデコーダ２５０を制
御し、書き込み信号ＷＷ０Ｂを発生させてスイッチ（Ｓ
ｐｊ）２２０p を接続する。続いて制御回路２５２は、
算術論理演算ユニット（ＡＬＵｉ）２１４i を制御して
書き込みビット線ＷＢｉおよびスイッチ（Ｓｐｊ）２２
０p を介して演算結果Ｑi ’，Ｑi " ，Ｑ"'を順次、例
えばレジスタ（Ｒｐ０）２０８p に書き込ませる。この
ように、ある水平期間に第２並列プロセッサ２０に読み
込まれた演算処理結果は、その次の水平ブランキング期
間にレジスタ群２４i に取り込まれる。
信号ＡＤＲＳＢを生成してアドレスデコーダ２５０を制
御し、書き込み信号ＷＷ０Ｂを発生させてスイッチ（Ｓ
ｐｊ）２２０p を接続する。続いて制御回路２５２は、
算術論理演算ユニット（ＡＬＵｉ）２１４i を制御して
書き込みビット線ＷＢｉおよびスイッチ（Ｓｐｊ）２２
０p を介して演算結果Ｑi ’，Ｑi " ，Ｑ"'を順次、例
えばレジスタ（Ｒｐ０）２０８p に書き込ませる。この
ように、ある水平期間に第２並列プロセッサ２０に読み
込まれた演算処理結果は、その次の水平ブランキング期
間にレジスタ群２４i に取り込まれる。
【００７２】画素値Ｑi ’，Ｑi " ，Ｑ"'はそれぞれ、
図３（Ａ）に示す水平ブランキング期間ｋ＋３，ｋ＋４
および図３に図示しない水平ブランキング期間ｋ＋５に
続く、水平期間ｋ＋４，ｋ＋５および図３に図示しない
水平期間ｋ＋６において、第２並列プロセッサ２０の単
位プロセッサ２００p により所定の演算処理（第２の演
算処理）が施されて第２の演算処理結果（Ｑi ’），
（Ｑi " ），（Ｑ"'）となる。ある水平期間に第２並列
プロセッサ２０に入力された第１並列プロセッサ１０の
第１の演算処理結果は、その次の水平期間において単位
プロセッサ２００p により第２の演算処理が施され、第
２の演算処理結果となる。
図３（Ａ）に示す水平ブランキング期間ｋ＋３，ｋ＋４
および図３に図示しない水平ブランキング期間ｋ＋５に
続く、水平期間ｋ＋４，ｋ＋５および図３に図示しない
水平期間ｋ＋６において、第２並列プロセッサ２０の単
位プロセッサ２００p により所定の演算処理（第２の演
算処理）が施されて第２の演算処理結果（Ｑi ’），
（Ｑi " ），（Ｑ"'）となる。ある水平期間に第２並列
プロセッサ２０に入力された第１並列プロセッサ１０の
第１の演算処理結果は、その次の水平期間において単位
プロセッサ２００p により第２の演算処理が施され、第
２の演算処理結果となる。
【００７３】ここで単位プロセッサ２００p による第１
の演算処理は上述のように、制御回路２５２が、演算処
理の内容に対応するアドレス信号ＡＤＲＳＢを生成して
アドレスデコーダ２５０を制御し、読み出し信号ＲＷ
Ｂ，ＲＷ０Ｂ，ＲＷ１Ｂ，ＲＷ２Ｂ，ＷＷＡ，ＷＷ０
Ｂ，ＷＷ１Ｂ，ＷＷ２Ｂを生成させ、スイッチ（Ｓｐ
ｊ）２２０p ，２２２p ，２２４p およびスイッチ（Ｔ
ｐｊ）２４０p ，２４２p ，２４４p の開閉を制御して
レジスタ（Ｒｐｊ）２０８p ，２１０p ，２１２p と算
術論理演算ユニット（ＡＬＵｐ）２１４p とのデータパ
スの設定を行い、算術論理演算ユニット（ＡＬＵｐ）２
１４p を制御してレジスタ群２４p とのデータの読み出
しおよび書き込みを行わせ、また、算術論理演算ユニッ
ト（ＡＬＵｐ）２１４p を制御して全ての算術論理演算
ユニット（ＡＬＵｐ）２１４p に同一の演算処理を行わ
せることにより実行される。ある水平期間において、単
位プロセッサ２００p により算出された第２の演算処理
の演算処理結果は、例えばレジスタ（Ｒｐ２）１１２p
に記憶される。
の演算処理は上述のように、制御回路２５２が、演算処
理の内容に対応するアドレス信号ＡＤＲＳＢを生成して
アドレスデコーダ２５０を制御し、読み出し信号ＲＷ
Ｂ，ＲＷ０Ｂ，ＲＷ１Ｂ，ＲＷ２Ｂ，ＷＷＡ，ＷＷ０
Ｂ，ＷＷ１Ｂ，ＷＷ２Ｂを生成させ、スイッチ（Ｓｐ
ｊ）２２０p ，２２２p ，２２４p およびスイッチ（Ｔ
ｐｊ）２４０p ，２４２p ，２４４p の開閉を制御して
レジスタ（Ｒｐｊ）２０８p ，２１０p ，２１２p と算
術論理演算ユニット（ＡＬＵｐ）２１４p とのデータパ
スの設定を行い、算術論理演算ユニット（ＡＬＵｐ）２
１４p を制御してレジスタ群２４p とのデータの読み出
しおよび書き込みを行わせ、また、算術論理演算ユニッ
ト（ＡＬＵｐ）２１４p を制御して全ての算術論理演算
ユニット（ＡＬＵｐ）２１４p に同一の演算処理を行わ
せることにより実行される。ある水平期間において、単
位プロセッサ２００p により算出された第２の演算処理
の演算処理結果は、例えばレジスタ（Ｒｐ２）１１２p
に記憶される。
【００７４】ここで、図３（Ａ）に示す水平期間ｋ＋３
においては、第１の演算処理結果Ｑ i について第２の演
算処理が行われており、水平期間ｋ＋３の終わりにおい
てレジスタ（Ｒｐ）２０６p には演算処理結果（Ｑi ）
が記憶されている。図３（Ａ）に示す水平ブランキング
期間ｋ＋２，ｋ＋３，ｋ＋４において、制御回路２５２
は所定のアドレス信号ＡＤＲＳＢを生成してアドレスデ
コーダ２５０を制御して読み出し信号ＲＷ２Ｂを生成
し、スイッチ（Ｔｐ２）２４４p を閉じさせ、算術論理
演算ユニット（ＡＬＵｐ）２１４p を制御してレジスタ
（Ｒｐ）２１１２p から第２の演算処理結果（Ｑi ），
（Ｑi ’），（Ｑi " ）を読み出させとともに、制御回
路２５２は所定のアドレス信号ＡＤＲＳＢを生成してア
ドレスデコーダ２５０を制御し、書き込み信号ＷＷＢを
生成してスイッチ（Ｓｐ）２１８p を閉じさせてレジス
タ（Ｒｐ）２０６p に第２の演算処理結果（Ｑi），
（Ｑi ’），（Ｑi " ）を書き込ませる。すなわち上述
したように、演算結果（Ｑi ）〜（Ｑi "'）は、それぞ
れ第１並列プロセッサ１０に入力された画素値Ｄi 〜Ｄ
i "'が、第１並列プロセッサ１０により第１の第１の演
算処理結果Ｑi 〜Ｑi "'とされ、さらに第１の演算処理
結果Ｑi 〜Ｑi "'に第２並列プロセッサ２０により第２
の演算処理が施されて並列プロセッサ１から出力された
第２の演算処理結果である。
においては、第１の演算処理結果Ｑ i について第２の演
算処理が行われており、水平期間ｋ＋３の終わりにおい
てレジスタ（Ｒｐ）２０６p には演算処理結果（Ｑi ）
が記憶されている。図３（Ａ）に示す水平ブランキング
期間ｋ＋２，ｋ＋３，ｋ＋４において、制御回路２５２
は所定のアドレス信号ＡＤＲＳＢを生成してアドレスデ
コーダ２５０を制御して読み出し信号ＲＷ２Ｂを生成
し、スイッチ（Ｔｐ２）２４４p を閉じさせ、算術論理
演算ユニット（ＡＬＵｐ）２１４p を制御してレジスタ
（Ｒｐ）２１１２p から第２の演算処理結果（Ｑi ），
（Ｑi ’），（Ｑi " ）を読み出させとともに、制御回
路２５２は所定のアドレス信号ＡＤＲＳＢを生成してア
ドレスデコーダ２５０を制御し、書き込み信号ＷＷＢを
生成してスイッチ（Ｓｐ）２１８p を閉じさせてレジス
タ（Ｒｐ）２０６p に第２の演算処理結果（Ｑi），
（Ｑi ’），（Ｑi " ）を書き込ませる。すなわち上述
したように、演算結果（Ｑi ）〜（Ｑi "'）は、それぞ
れ第１並列プロセッサ１０に入力された画素値Ｄi 〜Ｄ
i "'が、第１並列プロセッサ１０により第１の第１の演
算処理結果Ｑi 〜Ｑi "'とされ、さらに第１の演算処理
結果Ｑi 〜Ｑi "'に第２並列プロセッサ２０により第２
の演算処理が施されて並列プロセッサ１から出力された
第２の演算処理結果である。
【００７５】次の水平期間ｋ＋４，ｋ＋５および図３に
図示しない水平期間ｋ＋６において、図３（Ｅ）に示す
ように、第１並列プロセッサ１０のセレクタ（ＳＷＰ）
１６２を介して、図２に示す（Ｓ１６２）に入力されて
いるリードポインタ信号ＲＰＡが有効化される。このリ
ードポインタ信号ＲＰＡは、単位遅延素子（Ｇｐ）２０
２p により順次１つの画素値Ｄp に対応する演算結果が
出力される時間だけ遅延が順次与えられる。水平期間ｋ
＋４，ｋ＋５および図３に図示しない水平期間ｋ＋６に
おいて、単位遅延素子（Ｇｐ）２０２p の出力信号が有
効化されると、図３（Ｉ）に示すように、対応するセレ
クタ（Ｖｐ）１２６p は順次閉じ、レジスタ（Ｒｐ）２
０６ p から第２の演算処理結果（Ｑi ），（Ｑi ’），
（Ｑi " ）を順次読み出して出力端子ＯＵＴＴに出力す
る。
図示しない水平期間ｋ＋６において、図３（Ｅ）に示す
ように、第１並列プロセッサ１０のセレクタ（ＳＷＰ）
１６２を介して、図２に示す（Ｓ１６２）に入力されて
いるリードポインタ信号ＲＰＡが有効化される。このリ
ードポインタ信号ＲＰＡは、単位遅延素子（Ｇｐ）２０
２p により順次１つの画素値Ｄp に対応する演算結果が
出力される時間だけ遅延が順次与えられる。水平期間ｋ
＋４，ｋ＋５および図３に図示しない水平期間ｋ＋６に
おいて、単位遅延素子（Ｇｐ）２０２p の出力信号が有
効化されると、図３（Ｉ）に示すように、対応するセレ
クタ（Ｖｐ）１２６p は順次閉じ、レジスタ（Ｒｐ）２
０６ p から第２の演算処理結果（Ｑi ），（Ｑi ’），
（Ｑi " ）を順次読み出して出力端子ＯＵＴＴに出力す
る。
【００７６】以下、図４を参照して並列プロセッサ１の
第１の動作をさらに説明する。なお、図４〔Ｔ１〕，
〔Ｔ３〕，…，〔Ｔ９〕に示した水平期間ｋ，ｋ＋１，
…ｋ＋４の内の水平期間ｋ＋３，ｋ＋４および図４〔Ｔ
２〕，〔Ｔ５〕，…，〔Ｔ１０〕に示した水平ブランキ
ング期間ｋ，ｋ＋１，…ｋ＋４の内の水平ブランキング
期間ｋ＋２，ｋ＋３，ｋ＋４は、図３（Ａ）に示した水
平ブランキング期間ｋ＋２，ｋ＋３，ｋ＋４に一致す
る。まず、図４〔Ｔ１〕，〔Ｔ３〕，〔Ｔ５〕，〔Ｔ
７〕，〔Ｔ９〕に示す水平期間ｋ，ｋ＋１，…，ｋ＋４
において、図４（Ａ）〔Ｓ１１〕，〔Ｓ１３〕，〔Ｓ１
６〕，〔Ｓ２２〕，〔Ｓ２９〕の処理に示すように、画
素値Ｄi ，Ｄi ’，…，Ｄi ""が第１並列プロセッサ１
０の入力端子ＩＮＴから順次入力されてレジスタ（Ｒ
ｉ）１０６i に記憶される。
第１の動作をさらに説明する。なお、図４〔Ｔ１〕，
〔Ｔ３〕，…，〔Ｔ９〕に示した水平期間ｋ，ｋ＋１，
…ｋ＋４の内の水平期間ｋ＋３，ｋ＋４および図４〔Ｔ
２〕，〔Ｔ５〕，…，〔Ｔ１０〕に示した水平ブランキ
ング期間ｋ，ｋ＋１，…ｋ＋４の内の水平ブランキング
期間ｋ＋２，ｋ＋３，ｋ＋４は、図３（Ａ）に示した水
平ブランキング期間ｋ＋２，ｋ＋３，ｋ＋４に一致す
る。まず、図４〔Ｔ１〕，〔Ｔ３〕，〔Ｔ５〕，〔Ｔ
７〕，〔Ｔ９〕に示す水平期間ｋ，ｋ＋１，…，ｋ＋４
において、図４（Ａ）〔Ｓ１１〕，〔Ｓ１３〕，〔Ｓ１
６〕，〔Ｓ２２〕，〔Ｓ２９〕の処理に示すように、画
素値Ｄi ，Ｄi ’，…，Ｄi ""が第１並列プロセッサ１
０の入力端子ＩＮＴから順次入力されてレジスタ（Ｒ
ｉ）１０６i に記憶される。
【００７７】レジスタ（Ｒｉ）１０６i に記憶された画
素値Ｄi ，Ｄi ’，…，Ｄi "'は、図４〔Ｔ２〕，〔Ｔ
４〕，〔Ｔ６〕，〔Ｔ８〕，〔Ｔ１０〕に示す水平ブラ
ンキング期間ｋ，ｋ＋１，…，ｋ＋４において、図４
（Ａ）〔Ｓ１２〕，〔Ｓ１５〕，〔Ｓ２０〕，〔Ｓ２
７〕，〔Ｓ３５〕の処理に示すように、レジスタ（Ｒ
ｉ）１０６i からレジスタ（Ｒｉ０）１０８i に読み出
される。さらに、レジスタ（Ｒｉ０）１０８i に記憶さ
れた画素値Ｄi ，Ｄi ’，…，Ｄi "'は、図４〔Ｔ
３〕，〔Ｔ５〕，〔Ｔ７〕，〔Ｔ９〕に示す水平期間ｋ
＋１，…，ｋ＋４において、図４（Ａ）〔Ｓ１４〕，
〔Ｓ１８〕，〔Ｓ２４〕，〔Ｓ３１〕の処理に示すよう
に、第１並列プロセッサ１０の単位プロセッサ１００i
により第１の演算処理が施され、第１の演算処理結果Ｑ
i ，Ｑi ’，Ｑi " ，Ｑ i "'となる。第１の演算処理結
果Ｑi ，Ｑi ’，Ｑi " ，Ｑi "'は、第１並列プロセッ
サ１０のレジスタ（Ｒｉ）０１１２i に記憶され、図４
〔Ｔ５〕，〔Ｔ７〕，〔Ｔ９〕に示す水平期間ｋ＋２，
ｋ＋３，ｋ＋４において、図４（Ａ）〔Ｓ１７〕，〔Ｓ
２３〕，〔Ｓ３０〕の処理に示すようにレジスタ（Ｒｉ
０）１１２i から順次読み出されて第１並列プロセッサ
１０のセレクタ（Ｓｉｎ）１６４を介して第２並列プロ
セッサ２０に対して出力される。
素値Ｄi ，Ｄi ’，…，Ｄi "'は、図４〔Ｔ２〕，〔Ｔ
４〕，〔Ｔ６〕，〔Ｔ８〕，〔Ｔ１０〕に示す水平ブラ
ンキング期間ｋ，ｋ＋１，…，ｋ＋４において、図４
（Ａ）〔Ｓ１２〕，〔Ｓ１５〕，〔Ｓ２０〕，〔Ｓ２
７〕，〔Ｓ３５〕の処理に示すように、レジスタ（Ｒ
ｉ）１０６i からレジスタ（Ｒｉ０）１０８i に読み出
される。さらに、レジスタ（Ｒｉ０）１０８i に記憶さ
れた画素値Ｄi ，Ｄi ’，…，Ｄi "'は、図４〔Ｔ
３〕，〔Ｔ５〕，〔Ｔ７〕，〔Ｔ９〕に示す水平期間ｋ
＋１，…，ｋ＋４において、図４（Ａ）〔Ｓ１４〕，
〔Ｓ１８〕，〔Ｓ２４〕，〔Ｓ３１〕の処理に示すよう
に、第１並列プロセッサ１０の単位プロセッサ１００i
により第１の演算処理が施され、第１の演算処理結果Ｑ
i ，Ｑi ’，Ｑi " ，Ｑ i "'となる。第１の演算処理結
果Ｑi ，Ｑi ’，Ｑi " ，Ｑi "'は、第１並列プロセッ
サ１０のレジスタ（Ｒｉ）０１１２i に記憶され、図４
〔Ｔ５〕，〔Ｔ７〕，〔Ｔ９〕に示す水平期間ｋ＋２，
ｋ＋３，ｋ＋４において、図４（Ａ）〔Ｓ１７〕，〔Ｓ
２３〕，〔Ｓ３０〕の処理に示すようにレジスタ（Ｒｉ
０）１１２i から順次読み出されて第１並列プロセッサ
１０のセレクタ（Ｓｉｎ）１６４を介して第２並列プロ
セッサ２０に対して出力される。
【００７８】第２並列プロセッサ２０に入力された第１
の演算処理結果Ｑi ，Ｑi ’，Ｑi" は、図４〔Ｔ
５〕，〔Ｔ７〕，〔Ｔ９〕に示す水平期間ｋ＋２，ｋ＋
３，ｋ＋４において、図４（Ｂ）〔Ｓ１９〕，〔Ｓ２
５〕，〔Ｓ３２〕の処理に示すように、第２並列プロセ
ッサ２０のレジスタ（Ｒｐ）２０６p に記憶される。レ
ジスタ（Ｒｐ）２０６p に記憶された第１の演算処理結
果Ｑi ，Ｑi ’，Ｑ i " は、図４〔Ｔ６〕，〔Ｔ８〕，
〔Ｔ１０〕に示す水平ブランキング期間ｋ＋２，ｋ＋
３，ｋ＋４において、図４（Ｂ）〔Ｓ２１〕，〔Ｓ２
８〕，〔Ｓ３６〕の処理に示すように、レジスタ（Ｒ
ｐ）２０６p からレジスタ（Ｒｐ０）２０８ p に読み出
される。レジスタ（Ｒｐ０）２０８p に読み出された第
１の演算処理結果Ｑi ，Ｑi ’は、図４〔Ｔ７〕，〔Ｔ
９〕に示す水平期間ｋ＋３，ｋ＋４において、図４
（Ｂ）〔Ｓ２６〕，〔Ｓ３４〕の処理に示すように、単
位プロセッサ２００p により第２の演算処理が施され
て、第２の演算処理結果（Ｑi ），（Ｑ’）としてレジ
スタ（Ｒｐ２）２１２p に記憶される。
の演算処理結果Ｑi ，Ｑi ’，Ｑi" は、図４〔Ｔ
５〕，〔Ｔ７〕，〔Ｔ９〕に示す水平期間ｋ＋２，ｋ＋
３，ｋ＋４において、図４（Ｂ）〔Ｓ１９〕，〔Ｓ２
５〕，〔Ｓ３２〕の処理に示すように、第２並列プロセ
ッサ２０のレジスタ（Ｒｐ）２０６p に記憶される。レ
ジスタ（Ｒｐ）２０６p に記憶された第１の演算処理結
果Ｑi ，Ｑi ’，Ｑ i " は、図４〔Ｔ６〕，〔Ｔ８〕，
〔Ｔ１０〕に示す水平ブランキング期間ｋ＋２，ｋ＋
３，ｋ＋４において、図４（Ｂ）〔Ｓ２１〕，〔Ｓ２
８〕，〔Ｓ３６〕の処理に示すように、レジスタ（Ｒ
ｐ）２０６p からレジスタ（Ｒｐ０）２０８ p に読み出
される。レジスタ（Ｒｐ０）２０８p に読み出された第
１の演算処理結果Ｑi ，Ｑi ’は、図４〔Ｔ７〕，〔Ｔ
９〕に示す水平期間ｋ＋３，ｋ＋４において、図４
（Ｂ）〔Ｓ２６〕，〔Ｓ３４〕の処理に示すように、単
位プロセッサ２００p により第２の演算処理が施され
て、第２の演算処理結果（Ｑi ），（Ｑ’）としてレジ
スタ（Ｒｐ２）２１２p に記憶される。
【００７９】レジスタ（Ｒｐ２）２１２p に記憶された
第２の演算処理結果（Ｑi ），（Ｑ i ’）は、図４〔Ｔ
７〕，〔Ｔ９〕に示す水平期間ｋ＋３，ｋ＋４におい
て、図４（Ｂ）〔Ｓ２６〕，〔Ｓ３４〕の処理に示すよ
うに、単位プロセッサ２００pにより第２の演算処理が
施されてレジスタ（Ｒｐ２）２１２p に記憶される。レ
ジスタ（Ｒｐ２）２１２p に記憶された第２の演算処理
結果（Ｑi ），（Ｑ i ’）は、図４〔Ｔ８〕，〔Ｔ１
０〕に示す水平ブランキング期間ｋ＋３，ｋ＋４におい
て、図４（Ｂ）〔Ｓ２８〕，〔Ｓ３６〕の処理に示すよ
うに、レジスタ（Ｒｐ２）２１２p から読み出されてレ
ジスタ（Ｒｐ）２０６p に記憶される。レジスタ（Ｒ
ｐ）２０６p に記憶された第２の演算処理結果（Ｑi ）
は、図４〔Ｔ９〕に示す水平期間ｋ＋４において、図４
（Ｂ）〔Ｓ３３〕の処理に示すように、レジスタ（Ｒ
ｐ）２０６p から第２並列プロセッサ２０の出力端子Ｏ
ＵＴＴに出力される。以上で本発明の並列プロセッサ１
の第１の動作の説明を終わる。
第２の演算処理結果（Ｑi ），（Ｑ i ’）は、図４〔Ｔ
７〕，〔Ｔ９〕に示す水平期間ｋ＋３，ｋ＋４におい
て、図４（Ｂ）〔Ｓ２６〕，〔Ｓ３４〕の処理に示すよ
うに、単位プロセッサ２００pにより第２の演算処理が
施されてレジスタ（Ｒｐ２）２１２p に記憶される。レ
ジスタ（Ｒｐ２）２１２p に記憶された第２の演算処理
結果（Ｑi ），（Ｑ i ’）は、図４〔Ｔ８〕，〔Ｔ１
０〕に示す水平ブランキング期間ｋ＋３，ｋ＋４におい
て、図４（Ｂ）〔Ｓ２８〕，〔Ｓ３６〕の処理に示すよ
うに、レジスタ（Ｒｐ２）２１２p から読み出されてレ
ジスタ（Ｒｐ）２０６p に記憶される。レジスタ（Ｒ
ｐ）２０６p に記憶された第２の演算処理結果（Ｑi ）
は、図４〔Ｔ９〕に示す水平期間ｋ＋４において、図４
（Ｂ）〔Ｓ３３〕の処理に示すように、レジスタ（Ｒ
ｐ）２０６p から第２並列プロセッサ２０の出力端子Ｏ
ＵＴＴに出力される。以上で本発明の並列プロセッサ１
の第１の動作の説明を終わる。
【００８０】以下、図５および図６を参照して本発明の
並列プロセッサ１の第２の動作を説明する。図５は、図
１および図２に示した本発明の並列プロセッサ１の第２
の動作のタイミングを説明する図であって、（Ａ）は第
１並列プロセッサ１０の入力端子ＩＮＴから入力される
画素値Ｄi を示し、（Ｂ）は第１並列プロセッサ１０の
入力端子ＷＰＴから入力されるライトポインタ信号ＷＰ
の波形を示し、（Ｃ）は単位遅延素子（Ｈ１）１０４1
の出力信号の波形を示し、（Ｄ）は単位遅延素子（Ｈ
２）１０４2 の出力信号の波形を示し、（Ｅ）は単位遅
延素子（Ｈｎ）１０４nの出力信号の波形を示し、
（Ｆ）は単位遅延素子（Ｈｎ＋１）１０４n+1 の出力信
号の波形を示し、（Ｇ）は単位遅延素子（Ｈｎ＋２）１
０４n+2 の出力信号の波形を示し、（Ｈ）は単位遅延素
子（Ｈｍ）１０４m の出力信号の波形を示し、（Ｉ）は
第２並列プロセッサ２０の出力端子ＯＵＴＴから出力さ
れる演算処理結果Ｑi ，Ｑp を示す。図６は、図１およ
び図２に示した本発明の並列プロセッサ１の第２の処理
内容を説明する図である。
並列プロセッサ１の第２の動作を説明する。図５は、図
１および図２に示した本発明の並列プロセッサ１の第２
の動作のタイミングを説明する図であって、（Ａ）は第
１並列プロセッサ１０の入力端子ＩＮＴから入力される
画素値Ｄi を示し、（Ｂ）は第１並列プロセッサ１０の
入力端子ＷＰＴから入力されるライトポインタ信号ＷＰ
の波形を示し、（Ｃ）は単位遅延素子（Ｈ１）１０４1
の出力信号の波形を示し、（Ｄ）は単位遅延素子（Ｈ
２）１０４2 の出力信号の波形を示し、（Ｅ）は単位遅
延素子（Ｈｎ）１０４nの出力信号の波形を示し、
（Ｆ）は単位遅延素子（Ｈｎ＋１）１０４n+1 の出力信
号の波形を示し、（Ｇ）は単位遅延素子（Ｈｎ＋２）１
０４n+2 の出力信号の波形を示し、（Ｈ）は単位遅延素
子（Ｈｍ）１０４m の出力信号の波形を示し、（Ｉ）は
第２並列プロセッサ２０の出力端子ＯＵＴＴから出力さ
れる演算処理結果Ｑi ，Ｑp を示す。図６は、図１およ
び図２に示した本発明の並列プロセッサ１の第２の処理
内容を説明する図である。
【００８１】並列プロセッサ１の第２の動作は、第１並
列プロセッサ１０と第２並列プロセッサ２０を結合して
一体の並列プロセッサ装置とし、データ長ｍのＨＤＴＶ
方式の映像信号を処理する動作である。なお、図６にお
いては、図示の簡略化のために、第２並列プロセッサ２
０の各部分の名称を省略して示してある。並列プロセッ
サ１の第２の動作においては、第１並列プロセッサ１０
のセレクタ（ＳＲＰ）１６０は図１に示す接点ｂ側を選
択して単位遅延素子（Ｇｎ）１０２n の出力信号を第２
並列プロセッサ２０に対して出力し、セレクタ（ＳＷ
Ｐ）１６２は図１に示す接点ｂ側を選択して単位遅延素
子（Ｈｎ）１０４n の出力信号を第２並列プロセッサ２
０に対して出力し、セレクタ（Ｓｉｎ）１６４は図１に
示す接点ａ側を選択して入力端子ＩＮＴから入力された
画素値Ｄi をそのまま第２並列プロセッサ２０に対して
出力し、スイッチ（Ｓｏｕｔ）１６６は閉じてレジスタ
（Ｒｉ）１０６i から出力される信号を第２並列プロセ
ッサ２０に対して出力し、セレクタ（ＳＸ）１６８は、
図１に示す接点ａ側を選択してデータバスＸn から入力
される信号を算術論理演算ユニット（ＡＬＵｎ）１１４
n に対して出力する。
列プロセッサ１０と第２並列プロセッサ２０を結合して
一体の並列プロセッサ装置とし、データ長ｍのＨＤＴＶ
方式の映像信号を処理する動作である。なお、図６にお
いては、図示の簡略化のために、第２並列プロセッサ２
０の各部分の名称を省略して示してある。並列プロセッ
サ１の第２の動作においては、第１並列プロセッサ１０
のセレクタ（ＳＲＰ）１６０は図１に示す接点ｂ側を選
択して単位遅延素子（Ｇｎ）１０２n の出力信号を第２
並列プロセッサ２０に対して出力し、セレクタ（ＳＷ
Ｐ）１６２は図１に示す接点ｂ側を選択して単位遅延素
子（Ｈｎ）１０４n の出力信号を第２並列プロセッサ２
０に対して出力し、セレクタ（Ｓｉｎ）１６４は図１に
示す接点ａ側を選択して入力端子ＩＮＴから入力された
画素値Ｄi をそのまま第２並列プロセッサ２０に対して
出力し、スイッチ（Ｓｏｕｔ）１６６は閉じてレジスタ
（Ｒｉ）１０６i から出力される信号を第２並列プロセ
ッサ２０に対して出力し、セレクタ（ＳＸ）１６８は、
図１に示す接点ａ側を選択してデータバスＸn から入力
される信号を算術論理演算ユニット（ＡＬＵｎ）１１４
n に対して出力する。
【００８２】また、第２並列プロセッサ２０のセレクタ
ＳＹ２６０は、図２に示す接点ａ側を選択してデータバ
スＹn+1 からの信号を算術論理演算ユニット（ＡＬＵｎ
＋１）２１４n+1 に対して出力する。以上の第１並列プ
ロセッサ１０および第１並列プロセッサ１０の各スイッ
チおよびセレクタの設定により、シフトレジスタ（ＳＲ
Ａ）１２とシフトレジスタ（ＳＲＢ）２２が結合され、
算術論理演算ユニット（ＡＬＵｎ）１１４n と算術論理
演算ユニット（ＡＬＵｎ＋１）２１４n+1 との間のデー
タの送受信が可能となり、さらに、アドレスデコーダ１
５０，２５０および制御回路１５２，２５２が同一の動
作をすることにより、第１並列プロセッサ１０と第２並
列プロセッサ２０とが一体として動作することが可能に
なる。
ＳＹ２６０は、図２に示す接点ａ側を選択してデータバ
スＹn+1 からの信号を算術論理演算ユニット（ＡＬＵｎ
＋１）２１４n+1 に対して出力する。以上の第１並列プ
ロセッサ１０および第１並列プロセッサ１０の各スイッ
チおよびセレクタの設定により、シフトレジスタ（ＳＲ
Ａ）１２とシフトレジスタ（ＳＲＢ）２２が結合され、
算術論理演算ユニット（ＡＬＵｎ）１１４n と算術論理
演算ユニット（ＡＬＵｎ＋１）２１４n+1 との間のデー
タの送受信が可能となり、さらに、アドレスデコーダ１
５０，２５０および制御回路１５２，２５２が同一の動
作をすることにより、第１並列プロセッサ１０と第２並
列プロセッサ２０とが一体として動作することが可能に
なる。
【００８３】図５（Ａ）および図６〔Ｔ１〕に示す水平
期間ｋにおける図６〔Ｓ１１〕の処理に示すように、水
平期間ｋの映像信号の画素値Ｄi が第１並列プロセッサ
１０の入力端子ＩＮＴからシリアルに入力される。ま
た、最初の画素値Ｄi が入力端子ＩＮＴに入力されると
同時に、図５（Ｂ）に示すようにリードポインタ信号Ｒ
ＰＡが有効化されて入力端子ＲＰＡＴに入力される。図
５（Ｃ）〜（Ｈ）に示すように、リードポインタ信号Ｒ
ＰＡは、入力端子ＲＰに画素値Ｄi が入力されるたびに
第１並列プロセッサ１０の単位遅延素子（Ｇｉ）１０２
i および第２並列プロセッサ２０の単位遅延素子（Ｇ
ｐ）２０２p で遅延が加えられて第１並列プロセッサ１
０のスイッチ（Ｕｉ）１１６i および第２並列プロセッ
サ２０のスイッチ（Ｕｐ）２１６p に印加される。
期間ｋにおける図６〔Ｓ１１〕の処理に示すように、水
平期間ｋの映像信号の画素値Ｄi が第１並列プロセッサ
１０の入力端子ＩＮＴからシリアルに入力される。ま
た、最初の画素値Ｄi が入力端子ＩＮＴに入力されると
同時に、図５（Ｂ）に示すようにリードポインタ信号Ｒ
ＰＡが有効化されて入力端子ＲＰＡＴに入力される。図
５（Ｃ）〜（Ｈ）に示すように、リードポインタ信号Ｒ
ＰＡは、入力端子ＲＰに画素値Ｄi が入力されるたびに
第１並列プロセッサ１０の単位遅延素子（Ｇｉ）１０２
i および第２並列プロセッサ２０の単位遅延素子（Ｇ
ｐ）２０２p で遅延が加えられて第１並列プロセッサ１
０のスイッチ（Ｕｉ）１１６i および第２並列プロセッ
サ２０のスイッチ（Ｕｐ）２１６p に印加される。
【００８４】スイッチ（Ｕｉ）１１６i およびスイッチ
（Ｕｐ）２１６p は、単位遅延素子（Ｇｉ）１０２i ，
２０２p の出力信号が有効化されている場合に閉じて、
対応する第１並列プロセッサ１０のレジスタ（Ｒｉ）１
０６i および第２並列プロセッサ２０のレジスタ（Ｒ
ｐ）２０６p に画素値Ｄp を書き込む。従って、図６
〔け〕の処理に示すように、水平期間ｋの終了時には、
全てのレジスタ（Ｒｉ）１０６i およびレジスタ（Ｒ
ｐ）２０６p にはそれぞれ水平期間ｋの画素値Ｄi ，Ｄ
p が記憶され、シフトレジスタ（ＳＲＡ）１２およびシ
フトレジスタ（ＳＲＢ）２２全体としては１ライン（１
Ｈ）分のＨＤＴＶ方式の映像信号の画素値Ｄi，Ｄp が
記憶されることになる。
（Ｕｐ）２１６p は、単位遅延素子（Ｇｉ）１０２i ，
２０２p の出力信号が有効化されている場合に閉じて、
対応する第１並列プロセッサ１０のレジスタ（Ｒｉ）１
０６i および第２並列プロセッサ２０のレジスタ（Ｒ
ｐ）２０６p に画素値Ｄp を書き込む。従って、図６
〔け〕の処理に示すように、水平期間ｋの終了時には、
全てのレジスタ（Ｒｉ）１０６i およびレジスタ（Ｒ
ｐ）２０６p にはそれぞれ水平期間ｋの画素値Ｄi ，Ｄ
p が記憶され、シフトレジスタ（ＳＲＡ）１２およびシ
フトレジスタ（ＳＲＢ）２２全体としては１ライン（１
Ｈ）分のＨＤＴＶ方式の映像信号の画素値Ｄi，Ｄp が
記憶されることになる。
【００８５】次に、図６〔Ｔ１〕に示す水平期間ｋにお
ける図６〔Ｓ１１〕の処理に示すように、制御回路１５
２，２５２は所定のアドレス信号ＡＤＲＳＡ，ＡＤＲＳ
Ｂを発生してアドレスデコーダ１５０，１５２に読み出
し信号ＲＷＡ，ＲＷＢと書き込み信号ＷＷ０Ａ，ＷＷ０
Ｂとを有効化させ、スイッチ（Ｔｉ）１２８i 、スイッ
チ（Ｔｐ）２２８p 、スイッチ（Ｓｉ０）１２０i およ
びスイッチ（Ｓｐ０）２２０p とを制御してこれらを閉
じさせる。以上の動作により、第１並列プロセッサ１０
および第２並列プロセッサ２０のレジスタ群１４i ，２
４p の各レジスタに対するデータの読み出しおよび書き
込みが可能となる。
ける図６〔Ｓ１１〕の処理に示すように、制御回路１５
２，２５２は所定のアドレス信号ＡＤＲＳＡ，ＡＤＲＳ
Ｂを発生してアドレスデコーダ１５０，１５２に読み出
し信号ＲＷＡ，ＲＷＢと書き込み信号ＷＷ０Ａ，ＷＷ０
Ｂとを有効化させ、スイッチ（Ｔｉ）１２８i 、スイッ
チ（Ｔｐ）２２８p 、スイッチ（Ｓｉ０）１２０i およ
びスイッチ（Ｓｐ０）２２０p とを制御してこれらを閉
じさせる。以上の動作により、第１並列プロセッサ１０
および第２並列プロセッサ２０のレジスタ群１４i ，２
４p の各レジスタに対するデータの読み出しおよび書き
込みが可能となる。
【００８６】次に、図６の〔Ｔ３〕に示す水平期間ｋ＋
１における図６〔Ｓ１３〕，〔Ｓ１３〕，〔Ｓ１４〕の
処理に示すように、制御回路１５２，２５２は所定のア
ドレス信号ＡＤＲＳを生成してアドレスデコーダ１５
０，２５０に読み出し信号ＲＷ０Ａ，ＲＷ１Ａ，ＲＷ２
Ａ，ＲＷ０Ｂ，ＲＷ１Ｂ，ＲＷ２Ｂと書き込み信号ＷＷ
０Ａ，ＷＷ１Ａ，ＷＷ２Ａ，ＷＷ０Ｂ，ＲＷ１Ｂ，ＷＷ
２Ｂとを有効化させてスイッチ（Ｓｉｊ）１２０i ，１
２２i ，１２４i 、スイッチ（Ｓｐｊ）２２０p，２２
２p ，２２４p 、スイッチ（Ｔｉｊ）１４０i ，１４２
i ，１４４i 、および、スイッチ（Ｔｐｊ）２４０p ，
２４２p ，２４４p を閉じさせ、算術論理演算ユニット
（ＡＬＵｉ）１１４i および算術論理演算ユニット（Ａ
ＬＵｐ）２１４p によるレジスタ（Ｒｉｊ）１０８i ，
１１０i ，１１２i 、レジスタ（Ｒｐｊ）２０８p ，２
１０p ，２１２p の読み出しおよび書き込みを可能とす
る。
１における図６〔Ｓ１３〕，〔Ｓ１３〕，〔Ｓ１４〕の
処理に示すように、制御回路１５２，２５２は所定のア
ドレス信号ＡＤＲＳを生成してアドレスデコーダ１５
０，２５０に読み出し信号ＲＷ０Ａ，ＲＷ１Ａ，ＲＷ２
Ａ，ＲＷ０Ｂ，ＲＷ１Ｂ，ＲＷ２Ｂと書き込み信号ＷＷ
０Ａ，ＷＷ１Ａ，ＷＷ２Ａ，ＷＷ０Ｂ，ＲＷ１Ｂ，ＷＷ
２Ｂとを有効化させてスイッチ（Ｓｉｊ）１２０i ，１
２２i ，１２４i 、スイッチ（Ｓｐｊ）２２０p，２２
２p ，２２４p 、スイッチ（Ｔｉｊ）１４０i ，１４２
i ，１４４i 、および、スイッチ（Ｔｐｊ）２４０p ，
２４２p ，２４４p を閉じさせ、算術論理演算ユニット
（ＡＬＵｉ）１１４i および算術論理演算ユニット（Ａ
ＬＵｐ）２１４p によるレジスタ（Ｒｉｊ）１０８i ，
１１０i ，１１２i 、レジスタ（Ｒｐｊ）２０８p ，２
１０p ，２１２p の読み出しおよび書き込みを可能とす
る。
【００８７】また、図６〔Ｓ１３〕の処理に示すよう
に、制御回路１５２，２５２は水平期間ｋ＋１において
も水平期間ｋと同様に、入力端子ＩＮＴから入力される
水平期間ｋ＋１の画素値Ｄi をレジスタ（Ｒｉ）１０６
i およびレジスタ（Ｒｐ）２０６p に記憶させる。同時
に図６〔Ｓ１４〕の処理に示すように、制御回路１５
２，２５２は、算術論理演算ユニット（ＡＬＵｉ）１１
４i および算術論理演算ユニット（ＡＬＵｐ）２１４p
を制御してレジスタ（Ｒｉｊ）１０８i ，１１０i，１
１２i およびレジスタ（Ｒｐｊ）２０８p ，２１０p ，
２１２p に記憶されたデータを用いて演算処理を行い、
その演算処理結果Ｑi をレジスタ（Ｒｉ１）１１０i お
よびレジスタ（Ｒｐ１）２１０p に戻す。
に、制御回路１５２，２５２は水平期間ｋ＋１において
も水平期間ｋと同様に、入力端子ＩＮＴから入力される
水平期間ｋ＋１の画素値Ｄi をレジスタ（Ｒｉ）１０６
i およびレジスタ（Ｒｐ）２０６p に記憶させる。同時
に図６〔Ｓ１４〕の処理に示すように、制御回路１５
２，２５２は、算術論理演算ユニット（ＡＬＵｉ）１１
４i および算術論理演算ユニット（ＡＬＵｐ）２１４p
を制御してレジスタ（Ｒｉｊ）１０８i ，１１０i，１
１２i およびレジスタ（Ｒｐｊ）２０８p ，２１０p ，
２１２p に記憶されたデータを用いて演算処理を行い、
その演算処理結果Ｑi をレジスタ（Ｒｉ１）１１０i お
よびレジスタ（Ｒｐ１）２１０p に戻す。
【００８８】次に、図６〔Ｔ４〕に示す水平ブランキン
グ期間ｋ＋１における図６〔Ｓ１５〕の処理に示すよう
に、制御回路１５２，２５２は所定のアドレス信号ＡＤ
ＲＳＡ，ＡＤＲＳＢを生成してアドレスデコーダ１５
０，２５０に読み出し信号ＲＷ１Ａ，ＲＷ１Ｂおよび書
き込み信号ＷＷＡ，ＷＷＢを有効化させ、スイッチ（Ｔ
ｉｊ）１４２i 、スイッチ（Ｔｐｊ）２４２p 、スイッ
チ（Ｔｉ）１２８i 、スイッチ（Ｔｐ）１２８p を閉じ
させる。続いて制御回路１５２，２５２は、算術論理演
算ユニット（ＡＬＵｉ）１１４i および算術論理演算ユ
ニット（ＡＬＵｐ）２１４p を制御してレジスタ（Ｒｉ
１）１１０i およびレジスタ（Ｒｐ１）２１０p に記憶
されている演算処理結果Ｑi ，Ｑp を読み出しビット線
ＲＢｉ，ＲＢｐ、算術論理演算ユニット（ＡＬＵｉ）１
１４i 、算術論理演算ユニット（ＡＬＵｐ）２１４p 、
および、書き込みビット線ＷＢｉ，ＷＢｐを介してレジ
スタ（Ｒｉ）１０６i およびレジスタ（Ｒｐ）２０６p
に記録させる。
グ期間ｋ＋１における図６〔Ｓ１５〕の処理に示すよう
に、制御回路１５２，２５２は所定のアドレス信号ＡＤ
ＲＳＡ，ＡＤＲＳＢを生成してアドレスデコーダ１５
０，２５０に読み出し信号ＲＷ１Ａ，ＲＷ１Ｂおよび書
き込み信号ＷＷＡ，ＷＷＢを有効化させ、スイッチ（Ｔ
ｉｊ）１４２i 、スイッチ（Ｔｐｊ）２４２p 、スイッ
チ（Ｔｉ）１２８i 、スイッチ（Ｔｐ）１２８p を閉じ
させる。続いて制御回路１５２，２５２は、算術論理演
算ユニット（ＡＬＵｉ）１１４i および算術論理演算ユ
ニット（ＡＬＵｐ）２１４p を制御してレジスタ（Ｒｉ
１）１１０i およびレジスタ（Ｒｐ１）２１０p に記憶
されている演算処理結果Ｑi ，Ｑp を読み出しビット線
ＲＢｉ，ＲＢｐ、算術論理演算ユニット（ＡＬＵｉ）１
１４i 、算術論理演算ユニット（ＡＬＵｐ）２１４p 、
および、書き込みビット線ＷＢｉ，ＷＢｐを介してレジ
スタ（Ｒｉ）１０６i およびレジスタ（Ｒｐ）２０６p
に記録させる。
【００８９】次に、図６〔Ｔ５〕に示す水平期間ｋ＋２
において図６〔Ｓ１６〕，〔Ｓ１７〕，〔Ｓ１８〕の処
理に示すように、水平期間ｋにおいてと同様に入力端子
ＲＰＡＴにリードポインタ信号ＲＰＡが有効化され、単
位遅延素子（Ｇｉ）１０２iおよび単位遅延素子（Ｇ
ｐ）２０２p により順次遅延を受けてスイッチ（Ｖｉ）
１２６i およびスイッチ（Ｖｐ）１２６p に印加され
る。スイッチ（Ｖｉ）１２６i およびレジスタ（Ｖｐ１
２６p ）は、順次レジスタ（Ｒｉ）１０６i およびレジ
スタ（Ｒｐ）２０６p に記憶されている演算処理結果Ｑ
i ，Ｑp を第２並列プロセッサ２０の出力端子ＯＵＴＴ
に対して出力する。従って、図５（Ｉ）に示すように、
単位プロセッサ１００i ，２００p の１ライン分の演算
処理結果Ｑi，Ｑp が出力端子ＯＵＴＴから順番に、画
素値Ｄi ，Ｄp と同じデータレートでシリアルに出力さ
れる。さらに、図６〔Ｔ６〕〜〔Ｔ８〕に示す水平ブラ
ンキング期間ｋ＋２，ｋ＋３および水平期間ｋ＋３にお
いて、図６〔Ｓ１９〕〜〔Ｓ２２〕の処理に示すよう
に、水平期間ｋ＋１，ｋ＋２，…において並列プロセッ
サ１に入力された画素値Ｄi ，Ｄp についても、並列プ
ロセッサ１において上述した各処理が行われ、その演算
処理結果Ｑi ，Ｑp が順次出力端子ＯＵＴＴから出力さ
れてゆく。
において図６〔Ｓ１６〕，〔Ｓ１７〕，〔Ｓ１８〕の処
理に示すように、水平期間ｋにおいてと同様に入力端子
ＲＰＡＴにリードポインタ信号ＲＰＡが有効化され、単
位遅延素子（Ｇｉ）１０２iおよび単位遅延素子（Ｇ
ｐ）２０２p により順次遅延を受けてスイッチ（Ｖｉ）
１２６i およびスイッチ（Ｖｐ）１２６p に印加され
る。スイッチ（Ｖｉ）１２６i およびレジスタ（Ｖｐ１
２６p ）は、順次レジスタ（Ｒｉ）１０６i およびレジ
スタ（Ｒｐ）２０６p に記憶されている演算処理結果Ｑ
i ，Ｑp を第２並列プロセッサ２０の出力端子ＯＵＴＴ
に対して出力する。従って、図５（Ｉ）に示すように、
単位プロセッサ１００i ，２００p の１ライン分の演算
処理結果Ｑi，Ｑp が出力端子ＯＵＴＴから順番に、画
素値Ｄi ，Ｄp と同じデータレートでシリアルに出力さ
れる。さらに、図６〔Ｔ６〕〜〔Ｔ８〕に示す水平ブラ
ンキング期間ｋ＋２，ｋ＋３および水平期間ｋ＋３にお
いて、図６〔Ｓ１９〕〜〔Ｓ２２〕の処理に示すよう
に、水平期間ｋ＋１，ｋ＋２，…において並列プロセッ
サ１に入力された画素値Ｄi ，Ｄp についても、並列プ
ロセッサ１において上述した各処理が行われ、その演算
処理結果Ｑi ，Ｑp が順次出力端子ＯＵＴＴから出力さ
れてゆく。
【００９０】以上述べたように本発明の並列プロセッサ
１は、第２の動作として上述したように、第１並列プロ
セッサ１０と第２並列プロセッサ２０とを結合した一体
のＳＩＭＤ方式の並列プロセッサ装置として扱うことに
より、第１並列プロセッサ１０および第２並列プロセッ
サ２０それぞれが単体の場合には演算処理することがで
きないデータ長の信号、例えばＨＤＴＶ方式の映像信号
を処理することができる。
１は、第２の動作として上述したように、第１並列プロ
セッサ１０と第２並列プロセッサ２０とを結合した一体
のＳＩＭＤ方式の並列プロセッサ装置として扱うことに
より、第１並列プロセッサ１０および第２並列プロセッ
サ２０それぞれが単体の場合には演算処理することがで
きないデータ長の信号、例えばＨＤＴＶ方式の映像信号
を処理することができる。
【００９１】また本発明の並列プロセッサ１は、第１の
動作として上述したように、第１並列プロセッサ１０お
よび第２並列プロセッサ２０を直列に接続された２つの
独立したＳＩＭＤ方式の並列プロセッサ装置として扱う
ことにより、第１並列プロセッサ１０および第２並列プ
ロセッサ２０単体で演算処理することが可能なデータ長
の信号、例えばＮＳＴＣ方式の映像信号についてパイプ
ライン処理により、従来の並列プロセッサ装置に比べて
複雑、かつ、高速な処理を行うことができる。
動作として上述したように、第１並列プロセッサ１０お
よび第２並列プロセッサ２０を直列に接続された２つの
独立したＳＩＭＤ方式の並列プロセッサ装置として扱う
ことにより、第１並列プロセッサ１０および第２並列プ
ロセッサ２０単体で演算処理することが可能なデータ長
の信号、例えばＮＳＴＣ方式の映像信号についてパイプ
ライン処理により、従来の並列プロセッサ装置に比べて
複雑、かつ、高速な処理を行うことができる。
【００９２】従って、本発明の並列プロセッサ１によれ
ば、例えばＮＳＴＣ方式およびＨＤＴＶ方式の映像信号
の１水平期間に含まれる画素データといったデータ長が
異なる信号の処理を同一の装置で行うことができ、しか
も、従来の並列プロセッサ装置において生じていた演算
処理のオーバーヘッドを利用した演算処理が可能なの
で、いずれの信号を処理する場合にもハードウェア資源
が遊んでしまうことがない。また、装置構成が処理の内
容に応じて変更可能なので汎用性が高い。
ば、例えばＮＳＴＣ方式およびＨＤＴＶ方式の映像信号
の１水平期間に含まれる画素データといったデータ長が
異なる信号の処理を同一の装置で行うことができ、しか
も、従来の並列プロセッサ装置において生じていた演算
処理のオーバーヘッドを利用した演算処理が可能なの
で、いずれの信号を処理する場合にもハードウェア資源
が遊んでしまうことがない。また、装置構成が処理の内
容に応じて変更可能なので汎用性が高い。
【００９３】なお、実施例１に示した並列プロセッサ１
における各構成要素は、同等の機能を有する他の構成要
素で置換可能である。例えば、シフトレジスタ（ＳＲ
Ａ）１２およびシフトレジスタ（ＳＲＢ）２４それぞれ
を、データ入力用およびデータ出力用の２個のシフトレ
ジスタに置換する等が可能である。また、並列プロセッ
サ１に第２の動作を行わせる場合には、アドレスデコー
ダ１５０，２５０および制御回路１５２，２５２のいず
れかを第１並列プロセッサ１０と第２並列プロセッサ２
０とで共用するように構成してもよい。
における各構成要素は、同等の機能を有する他の構成要
素で置換可能である。例えば、シフトレジスタ（ＳＲ
Ａ）１２およびシフトレジスタ（ＳＲＢ）２４それぞれ
を、データ入力用およびデータ出力用の２個のシフトレ
ジスタに置換する等が可能である。また、並列プロセッ
サ１に第２の動作を行わせる場合には、アドレスデコー
ダ１５０，２５０および制御回路１５２，２５２のいず
れかを第１並列プロセッサ１０と第２並列プロセッサ２
０とで共用するように構成してもよい。
【００９４】また、第１の実施例に示した並列プロセッ
サ１における各信号の波形、信号の論理値の極性、およ
び、タイミング等は例示である。例えば、並列プロセッ
サ１においては、各水平ブランキング期間においては、
単にレジスタ（Ｒｉ）１０６ i 、レジスタ（Ｒｐ）２０
６p とレジスタ群１４i ，２４p との間のデータ転送の
みを行うように構成したが、この他に、実質的な各信号
に対する演算処理を行うように構成してもよい。また、
並列プロセッサ１の演算処理の対象となる信号は、上述
した映像信号に限らず、例えば音声信号、あるいは、伝
送路上をシリアルに送られてきた各種データを演算処理
の対象としてもよい。また、制御回路１５２，２５２が
入力されている映像信号の画素値Ｄi がＮＴＳＣ方式で
あるかＨＤＴＶ方式であるかを自動的に検出し、これに
合わせて第１並列プロセッサ１０と第２並列プロセッサ
２０との接続関係を自動的に変更するように構成しても
よい。
サ１における各信号の波形、信号の論理値の極性、およ
び、タイミング等は例示である。例えば、並列プロセッ
サ１においては、各水平ブランキング期間においては、
単にレジスタ（Ｒｉ）１０６ i 、レジスタ（Ｒｐ）２０
６p とレジスタ群１４i ，２４p との間のデータ転送の
みを行うように構成したが、この他に、実質的な各信号
に対する演算処理を行うように構成してもよい。また、
並列プロセッサ１の演算処理の対象となる信号は、上述
した映像信号に限らず、例えば音声信号、あるいは、伝
送路上をシリアルに送られてきた各種データを演算処理
の対象としてもよい。また、制御回路１５２，２５２が
入力されている映像信号の画素値Ｄi がＮＴＳＣ方式で
あるかＨＤＴＶ方式であるかを自動的に検出し、これに
合わせて第１並列プロセッサ１０と第２並列プロセッサ
２０との接続関係を自動的に変更するように構成しても
よい。
【００９５】
【実施例２】以下図７および図８を参照して、第１の実
施例に示した並列プロセッサ１の変形例として、本発明
の並列プロセッサ３を説明する。図７は、第２の実施例
における本発明の並列プロセッサ３の構成を示す図であ
る。図８は、図７に示した第３並列プロセッサ３０r の
構成を示す図である。まず、図７を参照して本発明の並
列プロセッサ３の構成を説明する。図７に示すように、
並列プロセッサ３は、並列プロセッサ１における第１並
列プロセッサ１０および第２並列プロセッサ２０の間
に、第１並列プロセッサ１０および第２並列プロセッサ
２０と同様な構成を有するｓ個（ｓ＝１，２，…、以下
同じ）のｎ段構成の第３並列プロセッサ３０を直列に接
続し、さらに第１並列プロセッサ１０、第２並列プロセ
ッサ２０および第３並列プロセッサ３０の接続関係を制
御する並列プロセッサ制御回路３２を設けた構成になっ
ている。なお図７においては、第１並列プロセッサ１
０、第２並列プロセッサ２０および第３並列プロセッサ
３０との間の接続を図示の簡略化のために１本の線で示
してあるが、実際にはこれらの並列プロセッサ装置は、
図１、図２、および、図８に示すように複数の信号の送
受信を行う。
施例に示した並列プロセッサ１の変形例として、本発明
の並列プロセッサ３を説明する。図７は、第２の実施例
における本発明の並列プロセッサ３の構成を示す図であ
る。図８は、図７に示した第３並列プロセッサ３０r の
構成を示す図である。まず、図７を参照して本発明の並
列プロセッサ３の構成を説明する。図７に示すように、
並列プロセッサ３は、並列プロセッサ１における第１並
列プロセッサ１０および第２並列プロセッサ２０の間
に、第１並列プロセッサ１０および第２並列プロセッサ
２０と同様な構成を有するｓ個（ｓ＝１，２，…、以下
同じ）のｎ段構成の第３並列プロセッサ３０を直列に接
続し、さらに第１並列プロセッサ１０、第２並列プロセ
ッサ２０および第３並列プロセッサ３０の接続関係を制
御する並列プロセッサ制御回路３２を設けた構成になっ
ている。なお図７においては、第１並列プロセッサ１
０、第２並列プロセッサ２０および第３並列プロセッサ
３０との間の接続を図示の簡略化のために１本の線で示
してあるが、実際にはこれらの並列プロセッサ装置は、
図１、図２、および、図８に示すように複数の信号の送
受信を行う。
【００９６】次に、図８を参照して第３並列プロセッサ
３０r （ｒ＝２，３，…，ｓ−１、以下同じ）の構成を
説明する。なお、図８においては、第３並列プロセッサ
３０ r の各構成要素の内、第１並列プロセッサ１０およ
び第２並列プロセッサ２０と共通するものは適宜省略し
て示してあり、ここで説明しない第３並列プロセッサ３
０r の各構成要素は図１、図２に示した第１並列プロセ
ッサ１０および第２並列プロセッサ２０の各構成要素に
同じである。図８に示すように、第３並列プロセッサ３
０r は、第１並列プロセッサ１０の単位プロセッサ１０
０i 、シフトレジスタ（ＳＲＡ）１２、アドレスデコー
ダ１５０、および、制御回路１５２を有している。
３０r （ｒ＝２，３，…，ｓ−１、以下同じ）の構成を
説明する。なお、図８においては、第３並列プロセッサ
３０ r の各構成要素の内、第１並列プロセッサ１０およ
び第２並列プロセッサ２０と共通するものは適宜省略し
て示してあり、ここで説明しない第３並列プロセッサ３
０r の各構成要素は図１、図２に示した第１並列プロセ
ッサ１０および第２並列プロセッサ２０の各構成要素に
同じである。図８に示すように、第３並列プロセッサ３
０r は、第１並列プロセッサ１０の単位プロセッサ１０
０i 、シフトレジスタ（ＳＲＡ）１２、アドレスデコー
ダ１５０、および、制御回路１５２を有している。
【００９７】さらに第３並列プロセッサ３０r は、他の
プロセッサとの接続のために、前段の第１並列プロセッ
サ１０または第３並列プロセッサ３０r-1 からの信号Ｓ
ＲＰ r-1 ，ＳＷＰr-1 ，Ｓｉｎr-1 ，Ｓｏｕｔr-1 、お
よび、データバスＹn-1 からの入力信号を受入れるため
に、その信号入力部分は第２並列プロセッサ２０の対応
する部分と同様な構成になっている。また、第２並列プ
ロセッサ２０のように、次段の第３並列プロセッサ３０
r+1 へ信号を出力するために、その信号出力部分は第１
並列プロセッサ１０の対応する部分と同様な構成になっ
ている。
プロセッサとの接続のために、前段の第１並列プロセッ
サ１０または第３並列プロセッサ３０r-1 からの信号Ｓ
ＲＰ r-1 ，ＳＷＰr-1 ，Ｓｉｎr-1 ，Ｓｏｕｔr-1 、お
よび、データバスＹn-1 からの入力信号を受入れるため
に、その信号入力部分は第２並列プロセッサ２０の対応
する部分と同様な構成になっている。また、第２並列プ
ロセッサ２０のように、次段の第３並列プロセッサ３０
r+1 へ信号を出力するために、その信号出力部分は第１
並列プロセッサ１０の対応する部分と同様な構成になっ
ている。
【００９８】並列プロセッサ３によれば、ごく短いデー
タ長ｎ以下の信号を演算処理する場合には、各並列プロ
セッサ装置を独立して用いて（ｓ＋２）段のパイプライ
ン演算処理をさせ、また、中程度のデータ長の信号を演
算処理する場合には、数段の第１並列プロセッサ１０、
第２並列プロセッサ２０、および、第３並列プロセッサ
３０r を結合して各信号について並列演算処理を行い、
さらに、数段のパイプライン演算処理を行うことができ
る。さらに長いデータ長の信号については、第３並列プ
ロセッサ３０r を構成する全並列プロセッサ装置を結合
して、最長（ｓ＋ｍ）のデータ長の信号について並列演
算処理を行うことができる。
タ長ｎ以下の信号を演算処理する場合には、各並列プロ
セッサ装置を独立して用いて（ｓ＋２）段のパイプライ
ン演算処理をさせ、また、中程度のデータ長の信号を演
算処理する場合には、数段の第１並列プロセッサ１０、
第２並列プロセッサ２０、および、第３並列プロセッサ
３０r を結合して各信号について並列演算処理を行い、
さらに、数段のパイプライン演算処理を行うことができ
る。さらに長いデータ長の信号については、第３並列プ
ロセッサ３０r を構成する全並列プロセッサ装置を結合
して、最長（ｓ＋ｍ）のデータ長の信号について並列演
算処理を行うことができる。
【００９９】上述した中程度のデータ長の信号を演算処
理する場合を具体的に説明する。並列プロセッサ３の構
成においては、データ長がｎ（ｈ−１）以上、ｎｈ以下
の信号を処理する場合に、第１並列プロセッサ１０と第
３並列プロセッサ３０1〜３０h-1 、第３並列プロセッ
サ３０h 〜３０2h-1、第３並列プロセッサ３０2h〜３０
2h-1，…（ただし、ｈ＝１，２，…、ｍ＝２ｎ）といっ
たように、第１並列プロセッサ１０、第２並列プロセッ
サ２０、および、第３並列プロセッサ３０ r をｈ個ずつ
結合し、一連の並列プロセッサ装置として第１の実施例
に示した並列プロセッサ１の第１の動作と同様に動作さ
せることにより、データ長がｎ（ｈ−１）以上、ｎｈ以
下の信号を演算処理させる。さらに、第３並列プロセッ
サ３０h-1 と第３並列プロセッサ３０h との間で第１の
実施例に示した並列プロセッサ１の第２の動作をさせる
ことにより、これら一連の並列プロセッサ装置をパイプ
ライン動作させる。以上の第１並列プロセッサ１０、第
２並列プロセッサ２０、および、第３並列プロセッサ３
０間の接続関係の制御は、例えばコンソール１５４の設
定に従って、並列プロセッサ制御回路３２がこれらの並
列プロセッサ装置それぞれの制御回路１５２，２５２に
対して、セレクタ（ＳＲＰ）１６０、セレクタ（ＳＷ
Ｐ）１６２、セレクタ（Ｓｉｎ）１６４、セレクタ（Ｓ
Ｘ）１６８、セレクタ（ＳＹ）２６０、および、スイッ
チ（Ｓｏｕｔ）１６６の接続の設定をすることにより行
われる。
理する場合を具体的に説明する。並列プロセッサ３の構
成においては、データ長がｎ（ｈ−１）以上、ｎｈ以下
の信号を処理する場合に、第１並列プロセッサ１０と第
３並列プロセッサ３０1〜３０h-1 、第３並列プロセッ
サ３０h 〜３０2h-1、第３並列プロセッサ３０2h〜３０
2h-1，…（ただし、ｈ＝１，２，…、ｍ＝２ｎ）といっ
たように、第１並列プロセッサ１０、第２並列プロセッ
サ２０、および、第３並列プロセッサ３０ r をｈ個ずつ
結合し、一連の並列プロセッサ装置として第１の実施例
に示した並列プロセッサ１の第１の動作と同様に動作さ
せることにより、データ長がｎ（ｈ−１）以上、ｎｈ以
下の信号を演算処理させる。さらに、第３並列プロセッ
サ３０h-1 と第３並列プロセッサ３０h との間で第１の
実施例に示した並列プロセッサ１の第２の動作をさせる
ことにより、これら一連の並列プロセッサ装置をパイプ
ライン動作させる。以上の第１並列プロセッサ１０、第
２並列プロセッサ２０、および、第３並列プロセッサ３
０間の接続関係の制御は、例えばコンソール１５４の設
定に従って、並列プロセッサ制御回路３２がこれらの並
列プロセッサ装置それぞれの制御回路１５２，２５２に
対して、セレクタ（ＳＲＰ）１６０、セレクタ（ＳＷ
Ｐ）１６２、セレクタ（Ｓｉｎ）１６４、セレクタ（Ｓ
Ｘ）１６８、セレクタ（ＳＹ）２６０、および、スイッ
チ（Ｓｏｕｔ）１６６の接続の設定をすることにより行
われる。
【０１００】従って、並列プロセッサ３によれば、デー
タ長に対する汎用性といった、本発明の並列プロセッサ
装置の特徴を、並列プロセッサ１よりも活かすことがで
きる。並列プロセッサ３においては、第３並列プロセッ
サ３０r 、および、第１並列プロセッサ１０および第２
並列プロセッサ２０を図７に示すように多段構成とする
ことにより、より多くの異なったデータ長の信号を能率
よく、しかも、ハードウェア資源を遊ばせることなく処
理することができる。以上述べた各実施例に示した本発
明の並列プロセッサ装置の構成、および、動作は例示で
あり、例えば第１の実施例に示した変形例のように、種
々の構成をとることができる。
タ長に対する汎用性といった、本発明の並列プロセッサ
装置の特徴を、並列プロセッサ１よりも活かすことがで
きる。並列プロセッサ３においては、第３並列プロセッ
サ３０r 、および、第１並列プロセッサ１０および第２
並列プロセッサ２０を図７に示すように多段構成とする
ことにより、より多くの異なったデータ長の信号を能率
よく、しかも、ハードウェア資源を遊ばせることなく処
理することができる。以上述べた各実施例に示した本発
明の並列プロセッサ装置の構成、および、動作は例示で
あり、例えば第１の実施例に示した変形例のように、種
々の構成をとることができる。
【０１０１】
【発明の効果】以上述べたように本発明の並列プロセッ
サ装置によれば、当該並列プロセッサ装置が処理の対象
とする複数の種類の信号の内、処理の単位となるデータ
数が少ない信号の処理を行う場合に、最もデータ数が多
い信号に対応して設けられた単位プロセッサの内の余っ
た単位プロセッサを用いて効率のよい処理を行うことが
できるので、ハードウェア資源の有効利用を図ることが
できる。また、処理の単位となるデータ数が同一である
場合には、従来の装置よりも複雑かつ高度な演算処理を
行うことができる。
サ装置によれば、当該並列プロセッサ装置が処理の対象
とする複数の種類の信号の内、処理の単位となるデータ
数が少ない信号の処理を行う場合に、最もデータ数が多
い信号に対応して設けられた単位プロセッサの内の余っ
た単位プロセッサを用いて効率のよい処理を行うことが
できるので、ハードウェア資源の有効利用を図ることが
できる。また、処理の単位となるデータ数が同一である
場合には、従来の装置よりも複雑かつ高度な演算処理を
行うことができる。
【図１】第１の実施例における本発明の並列プロセッサ
の第１並列プロセッサの構成を示す図である。
の第１並列プロセッサの構成を示す図である。
【図２】第１の実施例における本発明の並列プロセッサ
の第２並列プロセッサの構成を示す図である。
の第２並列プロセッサの構成を示す図である。
【図３】図１および図２に示した本発明の並列プロセッ
サの第１の動作のタイミングを説明する図であって、
（Ａ）は入力端子ＩＮに入力される画素値Ｄi を示し、
（Ｂ）は第１並列プロセッサの入力端子ＷＰに入力され
るライトポインタ信号ＷＰの波形を示し、（Ｃ）は単位
遅延素子Ｈ１の出力信号の波形を示し、（Ｄ）は単位遅
延素子Ｈｎの出力信号の波形を示し、（Ｅ）は第１並列
プロセッサの入力端子ＲＰＡに入力されるリードポイン
タ信号ＲＰＡの波形を示し、（Ｆ）は単位遅延素子Ｇ１
の出力信号の波形を示し、（Ｇ）は単位遅延素子Ｇｎの
出力信号の波形を示し、（Ｈ）は第１並列プロセッサの
セレクタＳｉｎから出力される演算処理結果Ｑi を示
し、（Ｉ）は第２並列プロセッサの出力端子ＯＵＴから
出力される演算結果（Ｑi ）を示す。
サの第１の動作のタイミングを説明する図であって、
（Ａ）は入力端子ＩＮに入力される画素値Ｄi を示し、
（Ｂ）は第１並列プロセッサの入力端子ＷＰに入力され
るライトポインタ信号ＷＰの波形を示し、（Ｃ）は単位
遅延素子Ｈ１の出力信号の波形を示し、（Ｄ）は単位遅
延素子Ｈｎの出力信号の波形を示し、（Ｅ）は第１並列
プロセッサの入力端子ＲＰＡに入力されるリードポイン
タ信号ＲＰＡの波形を示し、（Ｆ）は単位遅延素子Ｇ１
の出力信号の波形を示し、（Ｇ）は単位遅延素子Ｇｎの
出力信号の波形を示し、（Ｈ）は第１並列プロセッサの
セレクタＳｉｎから出力される演算処理結果Ｑi を示
し、（Ｉ）は第２並列プロセッサの出力端子ＯＵＴから
出力される演算結果（Ｑi ）を示す。
【図４】図１および図２に示した本発明の並列プロセッ
サの処理内容を説明する図であって、（Ａ）は図１に示
した第１並列プロセッサの第１の処理内容を説明する図
であり、（Ｂ）は図２に示した第２並列プロセッサの第
１の処理内容を説明する図である。
サの処理内容を説明する図であって、（Ａ）は図１に示
した第１並列プロセッサの第１の処理内容を説明する図
であり、（Ｂ）は図２に示した第２並列プロセッサの第
１の処理内容を説明する図である。
【図５】図１および図２に示した本発明の並列プロセッ
サの第２の動作のタイミングを説明する図であって、
（Ａ）は第１並列プロセッサの入力端子ＩＮから入力さ
れる画素値Ｄi を示し、（Ｂ）は第１並列プロセッサの
入力端子ＷＰから入力されるライトポインタ信号ＷＰの
波形を示し、（Ｃ）は単位遅延素子Ｈ１の出力信号の波
形を示し、（Ｄ）は単位遅延素子Ｈ２の出力信号の波形
を示し、（Ｅ）は単位遅延素子Ｈｎの出力信号の波形を
示し、（Ｆ）は単位遅延素子Ｈｎ＋１の出力信号の波形
を示し、（Ｇ）は単位遅延素子Ｈｎ＋２の出力信号の波
形を示し、（Ｈ）は単位遅延素子Ｈｍの出力信号の波形
を示し、（Ｉ）は第２並列プロセッサの出力端子ＯＵＴ
から出力される演算処理結果Ｑi ，Ｑp を示す。
サの第２の動作のタイミングを説明する図であって、
（Ａ）は第１並列プロセッサの入力端子ＩＮから入力さ
れる画素値Ｄi を示し、（Ｂ）は第１並列プロセッサの
入力端子ＷＰから入力されるライトポインタ信号ＷＰの
波形を示し、（Ｃ）は単位遅延素子Ｈ１の出力信号の波
形を示し、（Ｄ）は単位遅延素子Ｈ２の出力信号の波形
を示し、（Ｅ）は単位遅延素子Ｈｎの出力信号の波形を
示し、（Ｆ）は単位遅延素子Ｈｎ＋１の出力信号の波形
を示し、（Ｇ）は単位遅延素子Ｈｎ＋２の出力信号の波
形を示し、（Ｈ）は単位遅延素子Ｈｍの出力信号の波形
を示し、（Ｉ）は第２並列プロセッサの出力端子ＯＵＴ
から出力される演算処理結果Ｑi ，Ｑp を示す。
【図６】図１および図２に示した本発明の並列プロセッ
サの第２の処理内容を説明する図である。
サの第２の処理内容を説明する図である。
【図７】第２の実施例における本発明の並列プロセッサ
の構成を示す図である。
の構成を示す図である。
【図８】図７に示した第３並列プロセッサの構成を示す
図である。
図である。
【図９】従来の並列プロセッサの構成を示す図である。
１，３…並列プロセッサ、１０…第２並列プロセッサ、
２０…第２並列プロセッサ、３０…第３並列プロセッ
サ、３２…並列プロセッサ制御手段、１２，２２…シフ
トレジスタ、２２…シフトレジスタ、１４，２４…レジ
スタ群、１００，２００…単位プロセッサ、１０２，１
０４，２０２，２０４、１０６，１０８，１１０，１１
２，２０６，２０８，２１０，２１２…レジスタ、１１
４，２１４…算術論理演算ユニット（ＡＬＵ）、１１
６，１１８，１２０，１２２，１２４，１２６，１２
８，１４０，１４２，１４４，１６６，２１６，２１
８，２２０，２２２，２２４，２２６，２２８，２４
０，２４２，２４４…スイッチ、１５０，２５０…アド
レスデコーダ、１５２，２５２…制御回路、１６０，１
６２，１６４，１６８，２６０…セレクタ
２０…第２並列プロセッサ、３０…第３並列プロセッ
サ、３２…並列プロセッサ制御手段、１２，２２…シフ
トレジスタ、２２…シフトレジスタ、１４，２４…レジ
スタ群、１００，２００…単位プロセッサ、１０２，１
０４，２０２，２０４、１０６，１０８，１１０，１１
２，２０６，２０８，２１０，２１２…レジスタ、１１
４，２１４…算術論理演算ユニット（ＡＬＵ）、１１
６，１１８，１２０，１２２，１２４，１２６，１２
８，１４０，１４２，１４４，１６６，２１６，２１
８，２２０，２２２，２２４，２２６，２２８，２４
０，２４２，２４４…スイッチ、１５０，２５０…アド
レスデコーダ、１５２，２５２…制御回路、１６０，１
６２，１６４，１６８，２６０…セレクタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/015 (72)発明者 橋口 昭彦 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (8)
- 【請求項１】１周期あたりのデータ数が異なる入力信号
に演算処理を行う並列プロセッサ装置であって、 それぞれ、１データごとの演算処理を行う単位演算ユニ
ットを所定の数だけ設けた複数の単位演算ユニット群を
具備し、 前記入力信号の１周期当たりのデータを処理可能なだけ
前記単位演算ユニットが直列に接続されるように、前記
単位演算ユニット群をそれぞれ直列に結合し、それらの
前記複数の単位演算ユニットを同じ演算処理を行うよう
に演算ユニットを構成し、 前記それぞれの単位演算ユニットは、前記周期的に入力
される入力信号の内、対応するデータを受入れ、前記周
期ごとに所定の演算処理を行うように構成され、前記演
算ユニットごとに前記入力信号に演算処理を行う並列プ
ロセッサ装置。 - 【請求項２】前記演算ユニットが複数構成された場合に
は、これらの複数の演算ユニットは直列に結合され、そ
れぞれの該演算ユニットは前記周期ごとに所定の演算処
理を行い、次段に結合された該演算ユニットに演算処理
の結果を出力するように構成されている請求項１に記載
の並列プロセッサ装置。 - 【請求項３】前記複数の演算ユニットは、それぞれ所望
の演算処理を分割してその一部ずつを行い、該複数の演
算ユニット全体で該所望の演算処理を行う請求項２に記
載の並列プロセッサ装置。 - 【請求項４】前記単位演算ユニットは、隣接する単位演
算ユニットとデータの交換が可能なように構成されてい
る請求項１〜３のいずれかに記載の並列プロセッサ装
置。 - 【請求項５】前記単位演算ユニットは、 レジスタ手段と、 演算手段とを有し、 前記レジスタ手段は、それぞれの周期の第１のタイミン
グにおいて入力される前記入力信号のうち対応するデー
タまたは前記前段の単位演算ユニットそれぞれの演算処
理の結果を受入れ、該第１のタイミングの後の第２のタ
イミングで該受け入れたデータを前記演算手段に対して
出力し、 前記演算手段は、次の周期の第１のタイミングで前記演
算処理を行い、該次の周期の第２のタイミングで該演算
処理の結果を前記レジスタ手段に対して出力し、 前記レジスタ手段は該入力された前記演算処理の結果
を、前段のレジスタ手段の演算処理の結果の出力に続け
て、連続的に出力する請求項１〜４のいずれかに記載の
並列プロセッサ装置。 - 【請求項６】前記入力信号は直列形式の映像信号であ
り、前記映像信号のデータは該映像信号の１水平期間分
の画素それぞれの画素データであり、前記周期の第１の
タイミングは１水平期間であり、前記周期の第２のタイ
ミングは１水平ブランキング期間である請求項５に記載
の並列プロセッサ装置。 - 【請求項７】シリアル形式の入力データを順次シフトし
てパラレル形式のデータに変換する複数の第１のシフト
レジスタ回路と、 対応する前記パラレル形式のデータに対してそれぞれ所
定の演算処理を行ってパラレル形式のデータとして出力
する複数の演算処理回路と、 前記演算処理回路から出力されたデータを順次シフトし
てシリアル形式のデータに変換して出力する第２のシフ
トレジスタ回路と、 少なくとも一部の前記第２のシフトレジスタ手段から出
力されるデータを、対応する前記第１のシフトレジスタ
回路に入力する第１のセレクタ回路とを有する並列プロ
セッサ装置。 - 【請求項８】シリアル形式の入力データを順次シフトし
てパラレル形式のデータに変換する複数の第１のシフト
レジスタ回路と、 対応する前記パラレル形式のデータに対してそれぞれ所
定の演算処理を行ってパラレル形式のデータとして出力
する複数の演算処理回路と、 前記演算処理回路から出力されたデータを順次シフトし
てシリアル形式のデータに変換して出力する第２のシフ
トレジスタ回路と、 少なくとも一部の前記第２のシフトレジスタ手段から出
力されるデータを、対応する前記第２のシフトレジスタ
回路に入力する第２のセレクタ回路とを有する並列プロ
セッサ装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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