JPH022173B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、一搬的にはデジタル比較手段に関
するものであり、さらに詳しく言えばアドレス可
能、プログラム可能読出し専用メモリ（PROM）
を使用して、予め定められた且つ期待または予想
される一連のビツトのシーケンスを、高精度をも
つて且つ比較的少量の論理手段でもつて検出し、
認識するための比較手段に関するものである。

２進デジツトあるいはビツトの期待（予想）シ
ーケンスを検出するための従来の装置には、期待
シーケンスを含むビツトの流れを受信するための
入力記憶手段（レジスタ手段）と、期待シーケン
スを収容するための第２の基準記憶手段（レジス
タ手段）と、入力記憶手段中の変化するシーケン
スを基準記憶手段の内容と比較するための比較手
段とが設けられている。入力記憶手段の内容と基
準記憶手段の内容とが一致すると、期待シーケン
スが受信されたと判断される。期待シーケンスを
検出するための精度は、期待シーケンスのすべて
のビツトが基準レジスタ内に記憶されたすべての
ビツトと一致する範囲から、基準レジスタ内に記
憶されたビツトの何パーセントかと一致する範囲
にわたつている。

デジタル・シーケンスを検出するための上述の
従来技術による方法は、22個のビツトのシーケン
スの検出のために、14個の集積回路のチツプを必
要とする。上に述べた数字は、後に説明するよう
に、同じ機能を実行するために僅か３個の集積回
路チツプしか必要としないこの発明と比較するた
めに出したものである。所定の機能を実行するた
めにより多くの論理が必要になると、誤りが発生
する可能性もそれだけ増し、また大きな電力を必
要とするようになる。

この発明によれば、連続的に発生するビツトは
各々Ｎビツトの群として例えばシフト・レジスタ
において受信される。こゝでＮはＬより小さな整
数を表わす。また各々別のＷビツトのシーケンス
の受信によつてＮビツトの新しい群を構成する。
こゝでＷは１からＮまでの値を持つ整数である。
各々Ｍビツトの状態語は、Ｌビツトの期待組合せ
内で生じ、その期待組合せ中の所定位置における
ビツトに相当する上記Ｎビツトの群の受信を表わ
し、その状態語はアドレス可能メモリのある位置
に記憶される。他のＭビツトの状態語はＬビツト
の期待組合せ内で発生しないか、あるいはＬビツ
トの期待組合せ内の所定位置のビツトに相当しな
いＮビツトの群を表わすために発生される。後者
の状態語は例えばメモリ位置のある他の部分に記
憶される。各メモリ位置は、Ｎ個の受信ビツトの
群とＭビツトの直前にアドレスされた状態語との
組合せを使つてアドレスされる。メモリの読取り
は、連続的に発生するビツトが連続して受信され
るとき、上記メモリから読出された状態語の中か
ら、Ｌ個の連続するビツトから取出されたＮ個の
ビツトからなる最後に発生する群の表示を含む状
態語が検出されるまで継続する。

以下図を参照しつゝこの発明を詳細に説明す
る。第１図において、ビツトからなるデータの流
れは、クロツク・パルス源８からのクロツク・パ
ルスの制御のもとでデータ源１８からリード線１
９を経てシフト・レジスタ１０に連続的に供給さ
れる。シフト・レジスタ１０は７段を持つように
選定されており、各段は全体的に参照番号１１で
示す出力端子を有し、a₀は最下位ビツトを伝送す
るための出力端子を示し、a₆は最上位ビツトを伝
送するための出力端子を示す。出力端子a₀〜a₆は
７本のリード線を経てプログラム可能読出し専用
メモリ（PROM）１２の７個の最下位ビツト位
置を表わす７個の入力端子b₀〜b₆に接続されてい
る。

PROM１２は４個の出力端子c₀〜c₃を有し、こ
の出力端子にPROM１２のアドレスされたメモ
リ位置の内容が現われる。４個の出力端子c₀〜c₃
はリード線１７を経て遅延手段すなわちラツチ１
５の入力端子d₀〜d₃に接続され、その出力端子e₀
〜e₃のうちの３個に現われる信号は３本のリード
線１３を経てPROM１２の最上位ビツト位置を
表わす３個の入力端子b₇〜b₉に戻される。ラツチ
１５の機能は主として、PROM１２に供給され
たアドレスの変化が落着くのに要する時間Δの期
間中PROM１２の出力をPROM１２の入力端子
b₇〜b₉から分離することにある。ラツチ１５が付
勢される毎にその内容をその出力端子に供給し、
受信したビツトのシーケンスの次のビツトはシフ
ト・レジスタ１０に入力してPROM１２に対す
る次のアドレスを形成し、時間Δの期間後、
PROM１２からの新しい出力がクロツクに従つ
てラツチ１５に入る。

PROM１２の出力端子c₃に現われる最上位ビ
ツト位置の内容は、ラツチ１５を経て出力リード
線７に供給される。後程説明するように、これは
データ流出源１８から供給された期待デジタル・
シーケンスが第１図の論理によつて受信され且つ
認識されたことを示す。

従つて、PROM１２のメモリ位置アドレス信
号はその入力端子b₀〜b₉に供給される10ビツト入
力信号であり、その７個の最下位入力ビツトはシ
フト・レジスタ１０の出力端子a₀〜a₆から供給さ
れ、３個の最上位ビツトはPROM１２の３個の
最下位ビツトc₀〜c₂によりラツチ１５を経て
PROM１２の入力端子b₇〜b₉に供給される。

期待２進デジタル・シーケンスの最初の７ビツ
トがシフト・レジスタ１０に供給される前は、
PROM１２の出力は任意のある値、例えばその
右側端の最下位ビツトとして２進値0000を持つこ
とが出来るように設計されている。

期待データ・シーケンスの最初の７ビツトの受
信が無いときは、PROM１２の出力は２進値
0000に留まつている。特に、PROM１２に充分
のメモリ位置があるので、もし予め定められたア
ドレスがその入力端子b₀〜b₉に供給されないと、
PROM１２の出力は２進値0000となる。前述の
点については後程さらに詳しく説明する。

一方、期待２進シーケンスの最初の７ビツトが
シフト・レジスタ１０に入ると、その７ビツトお
よび各後続する期待シーケンスのビツトとして形
成された７ビツトの後続する群はシフト・レジス
タ１０に入り、PROM１２から供給され、
PROM１２の残る３個の入力端子b₇〜b₉に戻さ
れて供給される３ビツトと合成されて、これらは
常にPROM１２のメモリ位置をアドレスするよ
うに働く。PROM１２の内容はシフト・レジス
タ１０からの７ビツトと組合されると、0000以外
の２進パターンの予め定められたシーケンス中の
２進パターンとなり、最終的には期待２進シーケ
ンスのすべてのビツトは検査され、それらはすべ
て正しいものであり、且つこれらは共同して期待
デジタル・シーケンスを形成することを示す
PROM１２の出力端子c₀〜c₃の２進パターンとな
る。PROM１２の出力端子c₀〜c₃（またはラツチ
１５の出力端子e₀〜e₃）上の上述の最終２進シー
ケンスは、期待２進シーケンスのこのような完全
な受信を示す最上位出力リード線７上の２進レベ
ルとなる。

次に第２図を参照する。これには第１図の装置
の機能的なフロー・チヤートが最も基本的な形で
示されている。第２図では、期待受信２進シーケ
ンス３１は16ビツトからなり、受信データ・ビツ
トの流れの中に埋込まれている。このような期待
シーケンスの受信前は、PROM１２の４ビツト
出力は、こゝでは状態１と称し、ブロツク３０中
に示すように0000である。２進語0000の３個の最
下位ビツトは語３２としてまとめられており、そ
の３個の最下位ビツトが事実PROM１２の出力
でPROM１２のＭビツトを形成することを示す
ために文字Ｍで示している。この３個のＭ入力ビ
ツトは、特にラツチ１５（第１図）の出力端子e₀
〜e₂よりリード線１３を経てPROM１２の入力
端子b₇〜b₉に戻されて供給された３個のビツトで
あり、この明細書中ではこのような入力３ビツト
を示す。

第２図に示すように、受信した16ビツトのシー
ケンス３１の最初の７ビツト３７が第１図のシフ
ト・レジスタ１０で受信されたとき、PROM１
２の入力b₀〜b₉に供給された完全10ビツト・アド
レスは上述のようにPROM１２の出力からラツ
チ１５を経て取出された３ビツトのＭ部分を伴つ
ており、その７ビツトのＮ部分はシフト・レジス
タ１０から入力端子b₀〜b₆に供給される。

語３２によつてアドレスされるPROM１２の
特定のメモリ位置は、ブロツク３６中に示される
ようにその中に記憶された２進パターン0001を有
し、これは状態２と示されている。従つて、この
ような２進パターン0001はPROM１２の出力リ
ード線１７上に現われ、その３個の最下位ビツト
001はブロツク３６中の文字Ｍで表わされ、これ
は一般に参照番号３５によつて示される各一連の
語の３個の最上位ビツトを形成する。これら８個
の10ビツト語３５は実際にPROM１２の入力端
子b₀〜b₉に供給された８個の連続アドレスとな
る。８個の10ビツト語３５の各々によつてアドレ
スされたメモリ位置の内容はブロツク３６で示す
同じ２進パターン0001である。８個の２進語３５
のＮ部分は各々受信した16ビツトのシーケンスの
１以上のビツトを第１図のシフト・レジスタ１０
に移すことによつて決定されることが判る。

但し、もし語３１の最初の７ビツトが100001と
異つたビツトの組合せを含んでいたならばシフ
ト・レジスタ１０からのＮビツトとラツチ１５か
らの000ビツトとによつてアドレスされるメモリ
１２中の位置は状態語0000を含むことになる。こ
のような条件のもとでは、メモリはシフト・レジ
スタ（新しいデータがレジスタ１０中に移動して
きたとき）およびラツチ１５のビツトによつて、
ビツト0001の組合せを持つ状態語がメモリ１２か
ら読出されてラツチ１５に置かれるまでアドレス
され続ける。

第１データ・ビツト群が組合せ1000001（期待さ
れる16ビツトのパターンの最初の７ビツト）から
なる最初の仮定に戻つて考える。受信データ語３
５の次のＮ部分は1100000であることが判る。こ
れは期待された受信16ビツト・シーケンス３１か
ら見ることができるように、１ビツト分移動され
た受信ビツト３７の群に相当する。上記の移動は
レジスタ１０への受信16ビツト・シーケンス３１
の１以上のビツトの動きによつて生じる。語３５
の群の次に続く語のＮ部分は２進値1110000で、
これは受入れられた16ビツト・シーケンス３１か
ら見ることができるように、シフト・レジスタ１
０にに受入れられる16ビツト・シーケンス３１の
他のビツトから生ずるものである。いずれの場合
もアドレスされたメモリ位置は0001の値のビツト
からなる状態語を生成する。アドレスされたメモ
リ位置を読取るこのプロセスは、(a)0000ビツト・
パターンをもつ状態語が、受入れられたビツトの
パターンがビツトの期待パターンと一致しないこ
とを示すために読取られ、あるいは(b)７個の受信
ビツトの最後の群と期待パターンの最後の７ビツ
トとの間の一致を示すために状態語が読取られる
まで継続する。

最後に述べた状態を説明するために、語３５の
群の最後の語のＮ部分は２進値1011111であり、
受入れられた16ビツト・シーケンス３１の７ビツ
ト３８の群に相当すると仮定する。この点では、
シフト・レジスタ１０は15ビツト全部を受入れ、
７ビツト３８の群はシフト・レジスタ１０中にあ
る。状態語ビツト001は再度メモリから読出され、
PROM１２の端子b₇〜b₉に供給される。語３１
の最後のビツトをシフト・レジスタ１０にシフト
することによつて形成された最後の語４０はシフ
ト・レジスタ１０中に在る受入れられた16ビツト
のシーケンス３１の最後の７ビツトとなり、第２
図に示す10ビツト語４０を形成する。語４０のＮ
部分は２進語0101111であり、上述のように期待
16ビツト・シーケンスの最後の７ビツトからな
る。

アドレス語４０によつてアドレスされた
PROM１２のメモリ位置の内容は第２図のブロ
ツク４１中に示すように２進値1010を含んでい
る。これをこゝでは装置の動作の状態３と称す。
上記２進語1010の最上位ビツト１は僅かに遅れて
第１図のラツチ１５の出力リード線７に供給さ
れ、期待16ビツト２進シーケンスが受信され、ビ
ツト毎に明確に識別されたことを適当な利用手段
（図示せず）に指示することが判る。

従つて、次のビツトを受入れると、語３９は第
１図のPROM１２の10個の端子b₀〜b₉に供給さ
れる。このような語のＮ部分は２進値X010111、
但しＸは１あるいは０のいずれか、Ｍ部分010と
なる。語３９によつてアドレスされたメモリ位置
の内容は0000である。これはＮ部分として
X010111を含む語によつてアドレスされる
PROM１２の任意のメモリ位置は２進値0000を
含まなければならないからである。メモリ１２中
の値0000のアクセスによつて、装置を他の期待16
ビツト・シーケンス３１を受入れる状態に置くこ
とになる。

ブロツク４１から開始ブロツク３０に至るリー
ド線４６は、メモリの出力がこゝでは状態１とし
て定義された２進値0000であることを示す。同様
に状態２のブロツク３６から状態１のブロツク３
０に向う矢印４５は、８個のアドレス３５の少な
くとも１つはその中に誤りのあるビツトを持ち、
そのため誤りのあるアドレスによつてアクセスさ
れたメモリ位置の内容は２進値0000を含み、従つ
て装置を状態１の状態に戻すことを示す。

第２図に示す動作モードは、同じＭ部分を有す
るそれらのアドレスの如何なるＮ部分も重複のな
いときにのみ可能である。この場合、上記アドレ
スのＭ部分は、例えば語３５の群および単一語４
０のように、すべて001に等しいＭ部分をもつて
いる。語３５のうちの１つのＮ部分に１個の重複
があれば、それらすべては同じＭ部分をもつてい
るので、シーケンスは語３５の幾つかをスキツプ
することが可能になる。例えば、もしすべて２進
値１からなる２個のＮ部分があり、同じＭ部分を
もつておれば、装置はこれら２個の２進Ｎ部分間
の語をスキツプすることができ、もし動作がスキ
ツプしたＮ部分に続くＮ個の２進セグメントが期
待されたＮ個のセグメントであつたならば、装置
は２進ビツトの検出を終了し、たとえ２進セグメ
ントの幾つかの語がスキツプされていても、期待
２進シーケンスの検出に成功したことを示す。

アドレスのＮ部分の重複に伴なう問題を避ける
ためには、第２図の状態１、状態２、状態３とし
て指定されたような形式の別の状態を追加する必
要がある。この場合、重複したＮ値は異つた状態
にあり、それによつてそのＭ部分は異つており、
従つて完全な10ビツト・アドレスは異なつたもの
となる。

次に第３図のフローチヤートを参照する。これ
にはアドレスのＮ部分の幾つかの重複がある。特
に一例として、語５５の群の語７０のＮ部分は語
５７の群の語７１のＮ部分と同じである。第２図
で採用されている数に、第３図の動作モードでさ
らに１個の状態を追加することによつて、語７０
と７１のＭ部分を異つたものとすることができ
る。

第３図の構成の動作をみると、語５４は、ブロ
ツク５１に示すように内容が0001であるメモリ中
の語の位置をアクセスすることによつて、ブロツ
ク５０に示す状態１からブロツク５１に示す状態
２へ動作を動かすように働く。従つて、語５５は
すべて状態２をもち、Ｍ部分は001となる。

語７１より先に幾つかの語がRAMメモリに供
給され、装置は、５２に示すように0010を含む
PROM１２の語の位置をアクセスする語５６の
動作によつて状態３へ移動する。従つて、語５７
の群に含まれるすべてのＭ部分、および語５８の
Ｍ部分は010となる。

語７０と７１は異つたＭ部分をもつているの
で、それらが同じＮ部分を持つていても、それら
はPROM１２の異つたメモリ位置をアドレスし、
異つたメモリ位置の内容は第３図に示す２進パタ
ーンに従つて異つたものとなる。特に語７０はそ
の内容が0001のメモリ位置をアドレスし、語７１
は内容が0010であるメモリ位置をアドレスする。

第２図の場合と同様に、第３図の最後の語５８
が正しい２進シーケンスであるならば、それは第
３図の最上部に示す期待された20ビツト・シーケ
ンスを有効に受信し、検出したことを示す２進値
1100を内容とするPROM１２のメモリの語位置
をアドレスする。

ある種の装置では、データの流れから分離され
た２個の２進シーケンスを受信し、識別すること
を必要とする場合がある。例えば第４図では、16
ビツトの２進シーケンス８０の次に、20ビツトの
シーケンスが続き、それらの間にデータの流れが
ある。最初の期待２進シーケンス８０はその中に
２個のＮ部分を持ち、それらは第２図に関して説
明したように４個の状態１〜４（ブロツク８５〜
８８）を必要とすると仮定する。さらに第２の期
待２進シーケンス８１は、受信２進シーケンスの
Ｎ部分の２個の重複段階を持ち、これらのシーケ
ンスは後程詳細に説明するように、この装置がま
た４個の状態を必要とする態様でシーケンス中に
位置すると仮定する。状態４乃至８はブロツク８
８，８９，９０，９１および９２によつて示され
ている。

一般的に言えば、第１の２進シーケンスが受信
され、装置はブロツク８５の状態１からブロツク
８８の状態４へ進み、そこでそれは第２の20ビツ
ト・シーケンス８１が受信されるまで留まる。そ
のとき動作は状態４（ブロツク８８）から状態８
（ブロツク９２）へ進む。

第２図に関して説明したのと同様に語１００は
受信した２進シーケンス８０の検出を状態１から
状態２へ進め、そこで各アドレス１０１は同じＭ
値001を持つPROM１２中のメモリ位置をアクセ
スする。それに続いて語１０２は検出を状態３へ
進め、そこでアドレス１０３は0010の内容をもつ
たメモリ位置をアドレスする。第１の期待２進シ
ーケンス８０の最後の語１０４はブロツク８８に
示される状態４に動作を進めるＮ値をもち、そこ
でアクセスされたメモリ位置の内容は1011であ
る。２進Ｍ値1011の最上位ビツトは２進値１で、
それはフリツプ・フロツプ１３７をセツトし、次
いでアンド・ゲート１３８を付勢状態とする。

Ｎ値は７ビツトを持つものと仮定されているの
で、Ｎの値として128種（2⁷）の異つた値が可能
であり、その１個のみがＭ値011と結合された第
２の期待２進シーケンス８１の最初の７ビツトを
構成する。残る127種の可能なＮの値は011のＭ値
と結合されて、すべてが２進パターン0011を含む
PROM１２中のメモリ位置をアクセスする。そ
れによつて２進シーケンス８１の第１の７ビツト
である正しいＮ値が受信されるまで動作を状態４
に残留させる。

PROM１２は、こゝで述べた機能を実行する
のに充分な数のメモリ位置をもつている。例え
ば、PROM１２が1024の語位置を含むならば、
そのような２進位置の127個が２進パターン0011
をもつようにされることが容易に判る。語１０
０，１０１，１０２，１０３，１０４および１０
７〜１１３と適合できる非常に多くの別のメモリ
位置が存在することは明らかである。

20ビツト・シーケンス８１の第１の正しい７ビ
ツトを受信すると、語１０６は動作レベルを状態
５に進め、こゝで５個のアドレス１０７はすべて
状態５（ブロツク８９）に示すように２進値0101
を内容とするメモリ位置をアドレスする。次に語
１０８は動作レベルを状態５（ブロツク８９）か
ら状態６（ブロツク９０）へ進め、そこで語１０
９は各々２進パターン0110を含むアドレス・メモ
リ位置をアクセスする。

同様に動作レベルは状態７を通つて進み、次い
で最後の２進語１１２の受信によつて状態８（ブ
ロツク９２）に示すように２進パターン1100を内
容とするメモリ位置をアクセスする。そこで第２
の２進シーケンス８１を有効に受信したことが出
力リード線１１４上に現われ、ブロツク９２に示
すように２進パターン1100の最上位ビツト位置
（左半分のビツト）において２進値１となる。

このようにして第１の２進シーケンス、第２の
２進シーケンスが共に受信され、検出されたこと
がそれぞれリード線１３０，１１４上に表わさ
れ、これによつてアンド・ゲート１３８を付勢し
て適当な利用手段１３１に２進値１を供給する。
このような利用手段１３１としては例えば２進シ
ーケンス８０および８１の有効な受信を記録し、
それによつて何等かの他の論理あるいは装置（図
示せず）の動作を開始させる論理手段を使用する
ことができる。フリツプ・フロツプ１３７は次の
２進シーケンス８０および８１の受信に備えるた
めにリード線１４０を介してリセツトされる。

第１および第２の２進シーケンス８０および８
１の有効な受信によつて、装置は操作用フロー・
ライン１３５を経てブロツク８５中に示される状
態１の状態に戻される。

第１の２進シーケンス８０の受信期間中に誤つ
たＮ部分を受信した場合は、動作レベルは、第３
図に関して述べたのと同様にリード線１１９，１
２０，１２１および１２２によつて示されるよう
に状態１に戻される。同様に期待２進シーケンス
８１の受信期間中に正しくないＮ部分が受信され
ると、動作レベルはリード線１１８，１２６，１
２７，１２８あるいは１２９の１つを経て状態４
に戻される。ブロツク８９〜９２に示されるよう
なＭ値をもつた誤つたアドレスは、常に1011を内
容とするメモリ中の語位置をアクセスし、これに
よつて装置を状態４（ブロツク８８）に戻す。第
４図に示されている線のあるものはその上に信号
が存在し、他のものは単に装置の動作の流れを示
すものであることを了解しておく必要がある。

第４図の代りに、第１の２進シーケンスが有効
に受信されたことを示す状態４が達成されると、
PROM１２の出力が２進値0000である状態１へ
装置を戻すこともできる。これは参照番号１０５
によつて示された可能な127種の語および語１０
６によつてアドレスされるすべてのメモリ位置の
内容を２進値0000とすることによつて達成され
る。一般に語９９によつて代表されるように、Ｍ
部分000と結合された第２の期待２進シーケンス
８１の最初のＮセグメントは動作をブロツク８５
の状態１からＭが101に等しいブロツク８９の状
態５へ直接進める。それに続いて正しく受信され
た第２の期待２進シーケンス８１のＮ部分は、上
に概説したように動作を状態６および７を経て状
態８へ進める。

装置に対する適当なタイミングが第５図の波形
に示されている。説明上の都合から第５図の７種
の波形Ａ，Ｂ，Ｃ…Ｇを、例えば第５図の波形
Ａ，Ｂ，Ｃ…Ｇとは言わずに単に波形５Ａ，５
Ｂ，５Ｃ…５Ｇと称す。

時間t₀で期待２進シーケンス８０（第４図）の
最初の７ビツトは未だ受信されておらず、
PROM１２（第２図）の出力は波形５ＣのM₁
（セグメント１１７）と示された２進値0000であ
ると仮定する。シフト・レジスタ１０に記憶され
た７ビツトはN₀（波形５Ｂのセグメント１６９）
と示されており、これは期待２進シーケンスの任
意のＮビツト・セグメント以外のコードからなつ
ている。

時間t₁で波形５Ｄの入力クロツク・パルス１５
０がラツチ１５（第１図）のクロツク入力端子１
４９に供給され、波形５Ｅに示すようにPROM
１２からのM₁出力をラツチ１５に転送する。時
間t₂でクロツク１５９がシフト・レジスタ１０の
入力端子１４６に供給され、期待シーケンスの他
のビツトをシフト・レジスタ１０に転送し、それ
によつてシフト・レジスタ１０の出力は波形５Ｂ
のN₁セグメント１７０として示されるようにな
る。PROM１２への入力アドレスは、波形５Ｇ
のアドレス２０２に示すような先行アドレスM₁
＋N₀からアドレス２０３に示すようなM₁＋N₁に
なる。

PROM１２への入力アドレスM₁＋N₁は波形５
Ｃのセグメント１７８に示すM₂を発生し、これ
は波形５Ｄに示すように時間t₃におけるクロツ
ク・パルス１５２によつて波形５Ｅのセグメント
１８５によつてラツチ１２に転送される。

期間Δ後の時間t₄で、遅延手段１４８の入力に
供給されたクロツクはクロツク出力端子１４７に
供給され、そのクロツク・パルスはラツチ１５の
M₂の内容をその出力端子e₀〜e₃に転送し、次い
でPROM１２の入力端子b₇〜b₉に戻される。そ
の結果M₂＋N₂の入力アドレスが波形５Ｇに示す
ようにPROM１２に供給され、アドレス２０４
として識別される。

PROM１２に供給される入力アドレスM₂＋N₂
は波形５Ｃのセグメント１７９と示されたM₃出
力を生成する。このM₃出力は時間t₅における波
形５Ｄのクロツク・パルス１５３の発生時にラツ
チ１５に転送される。それに続く波形５Ａのクロ
ツク・パルス１６１の発生時にラツチ１５のM₃
の内容は、波形５Ｆのセグメント１９６によつて
示されるようにその出力e₀〜e₃に転送される。
PROM１２の入力アドレスは波形５Ｇのアドレ
ス２０５によつて示されるようなM₃＋N₃とな
る。各クロツク・パルス１５９〜１６６の発生時
に、期待２進シーケンスの別のビツトはシフト・
レジスタ１０に転送され、それによつてアドレス
２０３，２０４，２０５のＮ部分はすべて異つた
ものとなり、それぞれN₁，N₂…N_o+1と示され
る。

アドレスM₃＋N₃（波形５Ｇのアドレス２０５）
は、波形５Ｃのセグメント１８０に示すようにＭ
部分としてM₄を含むPROM１２中のメモリ位置
をアクセスする。時間t₇で波形５Ｄのパルス１５
４によつて値M₃はラツチ１５にクロツクされ、
それに続いて波形５Ｆのセグメント１９７によつ
て示すように波形５Ａのクロツク・パルス１６２
によつてラツチ１５の出力に転送される。以上の
動作モードは時間t_oでクロツク・パルス１６３が
装置に供給されるまで継続し、それによつて波形
５Ｂのセグメント１７４中のN_oとして示す期待
２進シーケンスの最後のＮビツト・セグメントを
シフト・レジスタ１０に導入する。時間t_o+1で波
形５Ｄのパルス１５５によつて値M_oはラツチ１
５にゲートされ、それに続いて時間t_o+2で波形５
Ａのクロツク・パルス１６４によつてラツチ１５
の出力端子にゲートされる。従つて、時間t_o+2で
PROM１２へ入力はM_o+1＋N_o+1となり、これは
波形５Ｃのセグメント１８２によつて示すように
値M₁を含むメモリ位置をアクセスする。波形５
Ｃのセグメント１８２に示すように値M₁のアク
セスは装置を状態１に戻す動作の開始を表わす。
状態１への復帰を完結するためには、ラツチ１５
の出力へ値M₁を進めることを必要とするのみで
ある。このようなM₁の更進は、波形５Ｅのセグ
メント１９０に示すように値M₁をラツチ１５へ
導入する時間t_o+3におけるクロツク・パルス１５
６によつて達成される。それに続いてクロツク・
パルス１６５は、波形５Ｆのセグメント２００に
よつて示すように値M₁をラツチ１５の出力へ進
める。

時間t_o+6で発生するクロツク・パルス１６６，
t_o+8で発生するクロツク・パルス１６７、および
t_o+5で発生するクロツク・パルス１５７，t_o+7で
発生するクロツク・パルス１５８は単に連続的に
受信した入力ビツトではあるが期待されたビツト
の流れの外にある追加ビツトをシフト・レジスタ
１０に導入するように働き、すべてM₁の値を含
むメモリ位置をアクセスし、それによつて次の期
待２進シーケンスが受信されるまで装置を状態１
の状態に保持する。

【図面の簡単な説明】

第１図はこの発明を実施した装置のブロツク
図、第２図はこの発明の一形式の動作のフロー・
チヤートを示す図、第３図は２個の２進シーケン
スを受信するためのこの発明の他の形式のフロ
ー・チヤートを示す図、第４図は第１図に示す形
式の２つの構成を使用して２個の２進シーケンス
を受信し検出するための他のフロー・チヤートを
示す図、第５図はこの発明の理解を助けるための
１組のタイミング信号を示す図である。 ９…クロツク・パルス源、１０…シフト・レジ
スタ、１２…読出し専用メモリ、１５…ラツチ、
b₀〜b₉…Ｎ＋Ｍ個の入力端子。

Claims (1)

1. 【特許請求の範囲】 １ Ｌビツトの予め定められた期待直列シーケン
   スを検出する方法であつて、 追加Ｗビツト（Ｗは整数で、Ｗ≦Ｎ）ごとの受
   信によつてＮ個の新しい群が構成される態様でＬ
   ビツトの上記直列シーケンスを順次受信する段階
   と、 Ｘ個のメモリ位置、Ｎ＋Ｍ個の入力端子、およ
   び少なくともＭ個の出力端子を具えたメモリ手段
   を与える段階と、 上記期待直列シーケンスの次のビツトが受信さ
   れてＮ個の信号からなる次に続く群を形成するま
   で上記メモリ手段のＭ個の出力端子に現われる出
   力２進信号パターンを遅延させる段階と、 Ｎ個の受信ビツトの各次に続く群を上記メモリ
   手段の上記Ｎ個の入力端子に供給し、上記メモリ
   手段の上記Ｍ個の出力端子の遅延信号をそのメモ
   リ手段のＭ個の入力端子に供給する段階と、 Ｌビツトの予め定められたシーケンスが受信さ
   れる間、上記メモリ手段のＭ個の出力端子に２進
   信号パターンの予め定められたシーケンスを発生
   する段階と、 上記メモリ手段から第１の唯一の２進信号パタ
   ーンが供給されることによつてＬ個の２進ビツト
   の全部の期待直列シーケンスが受信されたことを
   検出する段階と、 ２進信号パターンの次の予め定められたシーケ
   ンスの受信の準備として、２進信号パターンのシ
   ーケンスの上記２進信号パターンの予め定められ
   たシーケンスからのずれに応答して予め定められ
   た２進信号パターンを上記メモリ手段から出力さ
   せ、それによつて上記ずれを決定する段階と、 からなるデジタル・シーケンスの検出方法。 ２ Ｌビツトの予め定められた期待直列シーケン
   スを検出する装置であつて、 上記Ｌビツトの直列シーケンスを順次受信する
   Ｎ段を持つシフト・レジスタであり、各追加ビツ
   トの受信によつてこのシフト・レジスタ中に収容
   されるＮビツトの新しい群が構成されるようにな
   つている上記シフト・レジスタと、 Ｘ個のメモリ位置、Ｎ＋Ｍ個の入力端子、およ
   び少なくともＭ個の出力端子とを有するメモリ手
   段と、 上記シフト・レジスタの上記Ｎ段の内容を上記
   メモリ手段の上記Ｎ個の入力端子に供給する第１
   の手段と、 上記メモリ手段のＭ個の出力端子の信号を上記
   メモリ手段のＭ個の入力端子に供給する第２の手
   段と、 上記メモリ手段から供給された最後の予め定め
   られた２進信号パターンに応答して上記シフト・
   レジスタによつて受信されたＬ個の２進ビツトの
   全部のシーケンスの受信を表わす手段とからな
   り、 上記第２の手段は、上記期待シーケンスの次の
   ビツトが上記シフト・レジスタ手段に入力されて
   Ｎ個の信号からなる次に続く群を形成するまで上
   記メモリ手段のＭ個の出力端子に現われる信号を
   そのＭ個の入力端子に供給するのを遅延させる手
   段を含み、 上記メモリ手段は、Ｌビツトの予め定められた
   シーケンスが上記シフト・レジスタに正確に受信
   されている間、上記シフト・レジスタからメモリ
   手段に供給されるＮ個の信号からなる各次に続く
   群および上記メモリ手段のＭ個の出力端子の遅延
   信号に応答して、そのメモリ手段の上記Ｍ個の出
   力端子に２進パターンの予め定められたシーケン
   スを生成し、また、このメモリ手段はＮビツトの
   期待群と異なる上記シフト・レジスタ中のＮビツ
   トのいかなる群にも応答して上記２進信号パター
   ンの上記シーケンス中の第１の２進信号パターン
   を出力するものである、 デジタル・シーケンスの検出装置。