JPH022174B2 - - Google Patents
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- JPH022174B2 JPH022174B2 JP17155182A JP17155182A JPH022174B2 JP H022174 B2 JPH022174 B2 JP H022174B2 JP 17155182 A JP17155182 A JP 17155182A JP 17155182 A JP17155182 A JP 17155182A JP H022174 B2 JPH022174 B2 JP H022174B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、計算機システムにおける割込み制御
方式に関し、特に、相対的に優先度は高いが発生
頻度は低い割込み要求と、優先度は低いが発生頻
度は高い割込み要求との間での調和のとれた割込
み受付けを可能にする優先制御を含む割込み制御
方式に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to an interrupt control method in a computer system, and in particular, interrupt requests that have a relatively high priority but a low frequency of occurrence, and interrupt requests that have a relatively high priority but a low frequency of occurrence. relates to an interrupt control method including priority control that enables balanced acceptance of interrupts with high interrupt requests.
複数のプロセツサを有するシステムにおいて
は、メイン・プロセツサは、通常、複数の走行レ
ベルをもつており、サブ・プロセツサやチヤネル
（デバイス）その他の割込み要因の種類や優先度
によつて、ある割込みの走行レベルが決定され
る。１つの走行レベルに複数の割込み要因が割り
付けられている場合には、割込みの競合が生じ
る。
In systems with multiple processors, the main processor usually has multiple levels of execution, and depending on the type and priority of sub-processors, channels (devices), and other interrupt sources, level is determined. When a plurality of interrupt factors are assigned to one running level, an interrupt conflict occurs.
第１図は、上記した１走行レベルについての割
込み制御回路の従来例を示したものである。図
中、１はメイン・プロセツサ、２はサブ・プロセ
ツサ、３はORゲート、４は割込み制御部、５は
割込み表示ラツチ、６は割込み信号、７は割込み
表示信号、８は制御信号、ａ，ｂ，ｃ，ｄ，……
は割込み要因を表わす。 FIG. 1 shows a conventional example of the interrupt control circuit for one running level. In the figure, 1 is the main processor, 2 is the sub processor, 3 is the OR gate, 4 is the interrupt control section, 5 is the interrupt display latch, 6 is the interrupt signal, 7 is the interrupt display signal, 8 is the control signal, a, b, c, d,...
represents an interrupt factor.
割込み信号６は、各割込み要因ａ，ｂ，ｃ，
ｄ，……毎に発生され、ORゲート３に集められ
て、いずれかの割込み要因が割込み要求を発生し
たとき、ON信号を割込み制御部４に印加する。 The interrupt signal 6 corresponds to each interrupt factor a, b, c,
The signals are generated every time d, .
割込み表示信号７は、割込み信号から分岐され
た信号であり、割込み表示ラツチ５を構成する各
ビツトａ，ｂ，ｃ，ｄ，……の対応するものの入
力に酌加される。割込み表示ラツチ５は、たとえ
ばＤタイプのエツジトリガ・フリツプフロツプで
あり、クロツクのたとえばネガテイブエツジ（あ
るいはポジテイブエツジ）のタイミングで、入力
に印加されている割込み表示信号のON／OFF状
態を設定される。 The interrupt display signal 7 is a signal branched from the interrupt signal, and is added to the input of the corresponding bits a, b, c, d, . . . forming the interrupt display latch 5. The interrupt display latch 5 is, for example, a D-type edge trigger flip-flop, and the ON/OFF state of the interrupt display signal applied to its input is set at the timing of, for example, a negative edge (or positive edge) of the clock.
割込み制御部４は、ORゲート３のON出力に
より起動されて、割込み表示ラツチの各ビツトを
チエツクするマイクロプログラム処理を実行す
る。チエツクは優先度の高い割込み要因から優先
度の低い割込み要因へ向う、予め定められたシー
ケンスで行なわれる。これらのマイクロプログラ
ムの実行には、一定の時間が必要である。そのた
め、ある１つの割込み要因が割込み信号を発生
し、割込み制御部４を起動して、自己の割込み表
示ラツチのON状態を認識してもらうまでには、
若干の時間が置かれることになる。 The interrupt control section 4 is activated by the ON output of the OR gate 3, and executes a microprogram process for checking each bit of the interrupt display latch. Checks are performed in a predetermined sequence from interrupt factors with high priority to interrupt factors with low priority. Execution of these microprograms requires a certain amount of time. Therefore, by the time a certain interrupt factor generates an interrupt signal, activates the interrupt control unit 4, and has it recognize the ON state of its own interrupt display latch,
It will take some time.
このように、割込み表示ラツチのON状態によ
つて、メイン・プロセツサ１は、サブ・プロセツ
サ２などの割込み要因からのサービス要求を認識
する。しかし、たとえばサブ・プロセツサ２が割
込み信号をONにした後、割込み制御部４がその
割込みを認識するまでの若干の時間に、同一レベ
ルに属する更に優先度の高い他の割込み要因が割
込みを発生した場合には、この優先度の高い割込
み要因に対するサービスが優先されなければなら
ない。しかし、このためには、メイン・プロセツ
サ１は、サブ・プロセツサ２の割込表示信号を認
識するのに先立つて、他の優先度の高い割込み要
因がONになつていないかどうかを常にチエツク
しなければならず、そのような割込みが無い場合
には、その間サブ・プロセツサ２は無駄に待たさ
れたことになる。 In this manner, the main processor 1 recognizes a service request from an interrupt source such as the sub-processor 2 depending on the ON state of the interrupt display latch. However, for example, after the sub-processor 2 turns on the interrupt signal, another interrupt factor with a higher priority belonging to the same level generates an interrupt during a short period of time until the interrupt control unit 4 recognizes the interrupt. In this case, priority must be given to servicing this higher priority interrupt factor. However, in order to do this, main processor 1 always checks whether other high-priority interrupt sources are turned on before recognizing the interrupt display signal of sub-processor 2. If there is no such interrupt, the sub-processor 2 will be forced to wait in vain during that time.
第２図は、上記した従来の割込み要因をチエツ
クするシーケンスの説明図である。図のａ，ｂ，
ｃ，ｄ，……は、各割込み要因別の割込表示信号
の値を表わすビツトであり、ａはサブ・プロセツ
サからの割込み、ｂ，ｃ，ｄ，……はチヤネルそ
の他からの割込みを表わす。サブ・プロセツサか
らメイン・プロセツサへの割込みは、発生頻度は
高いが、比較的短時間で終了する処理要求が多
く、これに対してチヤネル等からの割込みは、発
生頻度は低いが優先度は高く評価される。 FIG. 2 is an explanatory diagram of the above-described conventional sequence for checking interrupt factors. Figure a, b,
c, d, . . . are bits representing the value of the interrupt display signal for each interrupt factor, a represents an interrupt from the sub-processor, and b, c, d, . . Interrupts from sub processors to the main processor occur frequently, but many processing requests are completed in a relatively short time.Interrupts from channels, etc., occur less frequently but have a higher priority. be evaluated.
このため、割込み表示ビツトａの検知の前に、
優先度の高いｂ，ｃ，ｄ，……の検知が必要であ
り、図示のＳ→Ｅの順序でのチエツクが行なわれ
る。これは、ｂ，ｃ，ｄ，……の値がいずれも
OFF、すなわち割込みなしであつても実行され
るから、ａのサブ・プロセツサからの割込み受付
けは、常に一定時間以上の遅れをともなつて行な
われることになる。またメイン・プロセツサの処
理効率が低下するという欠点がある。 Therefore, before detecting interrupt display bit a,
It is necessary to detect items b, c, d, . This means that the values of b, c, d, ... are all
Since it is executed even if it is OFF, that is, without an interrupt, the acceptance of an interrupt from the sub-processor a is always delayed by a certain period of time or more. Another disadvantage is that the processing efficiency of the main processor is reduced.
本発明の目的は、サブ・プロセツサからの割込
みがあつた場合に、その割込み発生後に、更に優
先度の高い同一レベルへの割込み要因が発生して
いないかどうかをメイン・プロセツサが早く認識
して、優先度の高い割込みがない場合のサブ・プ
ロセツサに対するサービスを早くすることであ
る。
An object of the present invention is to enable the main processor to quickly recognize whether or not an interrupt factor at the same level with a higher priority has occurred after the occurrence of an interrupt from a sub-processor. , to speed up the service to the sub-processor when there are no high-priority interrupts.
本発明は、そのための構成として、割込み要因
の頻度は高いが優先度は低い第１の割込み要因
と、割込み要求の頻度は低いが優先度は高い第２
の割込み要因との２種類を含む複数の割込み要因
と、各割込み要因毎に設けられた割込み要求の発
生を通知する割込み信号手段および割込み要因を
識別可能にする割込み表示信号と、各割込み信号
を監視し、割込み要求の発生を検出する手段と、
各割込み表示信号毎に設けられて当該信号を印加
されそれぞれの割込み信号のON／OFF状態をク
ロツクと同期して設定される複数のラツチからな
る割込み表示手段と、上記割込み要求検出手段が
割込み要求の発生を検出したときに起動され、上
記複数の割込み表示ラツチの状態を第１の割込み
要因に属する割込み表示ラツチを先にして順次的
にチエツクする割込み表示チエツク手段と、上記
第２の割込み要因に属する割込み表示信号がON
となつたとき、第１の割込み要因に属する割込み
表示信号が当該割込み表示ラツチに印加されるの
を禁止する手段とをそなえ、第１の割込み要因か
らの割込み表示信号がONとなり当該割込み表示
ラツチがON状態に設定された後、これを割込み
表示チエツク手段がチエツクして認識する前に、
第２の割込み要因からの割込み表示信号がONと
なつた場合、上記第１の割込み要因の割込み表示
ラツチをOFF状態に切替えることを特徴とする
ものである。 As a configuration for this purpose, the present invention has a first interrupt factor that has a high interrupt request frequency but a low priority, and a second interrupt request that has a low frequency of interrupt requests but a high priority.
A plurality of interrupt factors including two types of interrupt factors, an interrupt signal means for notifying the occurrence of an interrupt request provided for each interrupt factor, an interrupt display signal that makes it possible to identify the interrupt factor, and each interrupt signal. means for monitoring and detecting the occurrence of an interrupt request;
Interrupt display means is provided for each interrupt display signal and consists of a plurality of latches to which the signal is applied and the ON/OFF state of each interrupt signal is set in synchronization with the clock; an interrupt display check means that is activated when the occurrence of the interrupt display is detected, and sequentially checks the states of the plurality of interrupt display latches, starting with the interrupt display latch that belongs to the first interrupt cause; and the second interrupt cause. The interrupt display signal belonging to
When this happens, the interrupt display signal belonging to the first interrupt cause is prohibited from being applied to the interrupt display latch, and the interrupt display signal from the first interrupt cause turns ON and the interrupt display latch is turned on. After is set to the ON state, before the interrupt display check means checks and recognizes this,
The present invention is characterized in that when the interrupt display signal from the second interrupt factor turns ON, the interrupt display latch of the first interrupt factor is switched to the OFF state.
第３図は本発明実施例の割込み制御回路の構成
図である。図中、１はメイン・プロセツサ、２は
サブ・プロセツサ、３はORゲート、４は割込み
制御部、５は割込み表示ラツチ、６は割込み信
号、７は割込み表示信号、８は制御信号、９は
NORゲート、１０はANDゲートである。なお、
１乃至８の要素は、第１図に示してあるものと同
一機能をもつものである。
FIG. 3 is a block diagram of an interrupt control circuit according to an embodiment of the present invention. In the figure, 1 is the main processor, 2 is the sub processor, 3 is the OR gate, 4 is the interrupt control section, 5 is the interrupt display latch, 6 is the interrupt signal, 7 is the interrupt display signal, 8 is the control signal, and 9 is the interrupt display latch.
NOR gate, 10 is AND gate. In addition,
Elements 1 to 8 have the same functions as those shown in FIG.
NORゲート９は、サブ・プロセツサ２からの
割込み信号を除く他の全ての割込み要因からの割
込み信号、すなわちサブ・プロセツサ２よりも優
先度の高い割込み要因からの割込み信号を入力と
し、その出力はANDゲート１０の一方の入力に
接続されている。ANDゲート１０の他方の入力
には、サブ・プロセツサ２からの割込み表示信号
が接続されている。そしてANDゲート１０の出
力は、割込み表示ラツチ５のビツトａの入力に接
続されている。このような構成により、サブ・プ
ロセツサ２の割込み表示信号は、サブ・プロセツ
サ２よりも優先度の高い割込み表示信号が存在し
ている間、ANDゲート１０において禁止され、
割込み表示ラツチ５をONに設定することができ
ない。 NOR gate 9 receives interrupt signals from all interrupt sources other than the interrupt signal from sub-processor 2, that is, interrupt signals from interrupt factors with higher priority than sub-processor 2, and its output is It is connected to one input of AND gate 10. An interrupt display signal from the sub-processor 2 is connected to the other input of the AND gate 10. The output of AND gate 10 is connected to the input of bit a of interrupt indicator latch 5. With this configuration, the interrupt display signal of the sub-processor 2 is inhibited by the AND gate 10 while an interrupt display signal with a higher priority than that of the sub-processor 2 is present.
Interrupt display latch 5 cannot be set to ON.
したがつて、割込み表示ラツチ５の各ビツト単
位を、たとえばクロツクと同期して入力信号によ
る設定が行なわれるＤタイプ・ブリツプフロツプ
などで構成することにより、サブ・プロセツサ２
の割込み要求がまず発生して、それによりラツチ
５のビツトａがONに設定された後、割込み制御
部４がこれを認識する前に、他の優先度の高い割
込み表示信号がONになつた場合には、その直後
のクロツクで、ビツトａはOFFにリセツトされ
るので、上記他の割込みを優先受付けさせること
ができる。 Therefore, by configuring each bit unit of the interrupt display latch 5 with a D-type flip-flop, etc., which is set by an input signal in synchronization with the clock, the sub-processor 2
After an interrupt request is generated and bit a of latch 5 is set to ON, another high-priority interrupt display signal is turned ON before the interrupt control unit 4 recognizes this. In this case, bit a is reset to OFF at the clock immediately after that, so that the other interrupts mentioned above can be accepted with priority.
更に、割込み制御部４による割込み表示ラツチ
５のビツトチエツク・シーケンスを、第４図にＳ
→Ｅで示すような、ビツトａのサブ・プロセツサ
２からの割込み表示、すなわち優先度は他よりも
低いが割込み要求発生頻度が比較的高い割込み要
因を先頭に置く構成とすることにより、他の優先
度の高い割込み表示信号がONにならない限り、
ビツトａのONを最初に認識し、他方、この認識
がなされるまでの間に他の優先度の高い割込み表
示信号がONになれば、そちらを先に認識する効
率的な割込み制御が可能となる。 Furthermore, the bit check sequence of the interrupt display latch 5 by the interrupt controller 4 is shown in FIG.
→ By arranging the display of interrupts from the sub-processor 2 of bit a as shown by E, that is, the interrupt factors whose priority is lower than others but whose interrupt request generation frequency is relatively high, at the top, other Unless a high-priority interrupt display signal is turned ON,
If the ON of bit a is recognized first, and another interrupt display signal with a high priority is turned ON before this recognition is made, efficient interrupt control is possible in which that signal is recognized first. Become.
第５図は、第３図に示す実施例回路の動作を説
明するためのタイミング図である。 FIG. 5 is a timing diagram for explaining the operation of the embodiment circuit shown in FIG. 3.
第５図Ａは、割込み要因ａ、すなわちサブ・プ
ロセツサ２からの割込み要求が発生した後、メイ
ン・プロセツサ１がこれを認識するまでの間に、
他の優先度の高い割込み要因ｂ，ｃ，ｄ，……の
いずれかからも割込み要求がなされなかつた場合
の動作例を示したものである。割込み表示信号ａ
は、サブ・プロセツサ２により、時間t1にONに
立上げられる。この信号は、ANDゲート１０の
出力にそのまま現われ、割込み表示ラツチ５のビ
ツトａを、クロツクCo+1のネガテイブ・エツジの
タイミングt2で、ONに設定する。ビツトａの
ON表示は、前述したように、割込み制御部４の
チエツク・シーケンスの最初に認識される。 FIG. 5A shows that after interrupt factor a, that is, an interrupt request from sub-processor 2, occurs, until main processor 1 recognizes this,
This shows an example of the operation when no interrupt request is made from any of the other high-priority interrupt factors b, c, d, . . . . Interrupt display signal a
is turned ON by sub-processor 2 at time t1 . This signal appears as is at the output of AND gate 10, and sets bit a of interrupt indicator latch 5 to ON at timing t2 of the negative edge of clock Co +1 . bit a's
The ON display is recognized at the beginning of the check sequence of the interrupt control section 4, as described above.
これに対して、第５図Ｂは、割込み要因ａが、
時間t1に割込み表示信号ａをONにした後、これ
が割込み制御部４により認識される前に、時間t3
において、他の優先度の高い割込み要因ｂによ
り、割込み要求が行なわれた場合、すなわちその
割込み表示信号ｂがONに立上げられたときの動
作例を示す。この場合、ANDゲート１０の出力
は、時間t1にONに立上げられた後、時間t3に
OFFに立下げられる。このため、クロツクCo+2
のネガテイブ・エツジのタイミングt4において、
割込み表示ラツチ５のビツトａはOFFにリセツ
トされ、代りにビツトｂがONに設定される。こ
こで設定されたビツトｂのON表示は、割込み制
御部４のチエツク・シーケンスにおいて、ビツト
ａのOFFの検知がなされた後に続いて、直ぐに
認識されることができる。 On the other hand, in FIG. 5B, the interrupt factor a is
After turning on the interrupt display signal a at time t 1 , before this is recognized by the interrupt control unit 4, time t 3
An example of the operation will be shown when an interrupt request is made by another interrupt factor b with a higher priority, that is, when the interrupt display signal b is turned ON. In this case, the output of the AND gate 10 is turned ON at time t 1 and then turned ON at time t 3 .
It is set to OFF. Therefore, the clock C o+2
At the negative edge timing t 4 ,
Bit a of interrupt indicator latch 5 is reset to OFF and bit b is set to ON instead. The ON display of bit b set here can be recognized immediately after bit a is detected to be OFF in the check sequence of the interrupt control section 4.
なお、割込み要因ｂの割込み処理が終了した後
は、割込み表示信号ｂおよび割込み表示ビツトｂ
はOFFにリセツトされるので、ANDゲート１０
において割込み表示信号ａは有効化される。これ
により、割込み表示ラツチ５のビツトａは、再び
ONに設定されることができ、次のチエツク・シ
ーケンスにおいて認識されたとき、メイン・プロ
セツサ１のサービスを受けることができる。 Note that after the interrupt processing for interrupt factor b is completed, interrupt display signal b and interrupt display bit b
is reset to OFF, AND gate 10
The interrupt display signal a is enabled at the time. As a result, bit a of interrupt display latch 5 is set again.
It can be set to ON and can be serviced by main processor 1 when recognized in the next check sequence.
以上のように、本発明によれば、割込み要求の
処理優先度が異なる複数の割込み要因について、
割込み要求を従来よりも効率的に受付けて処理す
ることができ、特にマルチプロセツサ等において
は、各資源の処理効率を向上させることができ
る。
As described above, according to the present invention, for a plurality of interrupt factors with different interrupt request processing priorities,
Interrupt requests can be received and processed more efficiently than before, and the processing efficiency of each resource can be improved, especially in a multiprocessor or the like.
第１図は従来方式の割込み制御部の構成図、第
２図はその割込み表示ラツチのチエツク・シーケ
ンスの説明図、第３図は本発明実施例の構成図、
第４図はその割込み表示ラツチのチエツク・シー
ケンスの説明図、第５図は動作タイミング図であ
る。
図中、１はメイン・プロセツサ、２はサブ・プ
ロセツサ、３はORゲート、４は割込み制御部、
５は割込み表示ラツチ、６は割込み信号、７は割
込み表示信号、９はNORゲート、１０はANDゲ
ートを表わす。
FIG. 1 is a block diagram of a conventional interrupt control unit, FIG. 2 is an explanatory diagram of the interrupt display latch check sequence, and FIG. 3 is a block diagram of an embodiment of the present invention.
FIG. 4 is an explanatory diagram of the interrupt display latch check sequence, and FIG. 5 is an operation timing diagram. In the figure, 1 is the main processor, 2 is the sub processor, 3 is the OR gate, 4 is the interrupt control unit,
5 represents an interrupt display latch, 6 represents an interrupt signal, 7 represents an interrupt display signal, 9 represents a NOR gate, and 10 represents an AND gate.
Claims (1)
の割込み要因と、割込み要求の頻度は低いが優先
度は高い第２の割込み要因との２種類を含む複数
の割込み要因と、各割込み要因毎に設けられた割
込み要求の発生を通知する割込み信号手段および
割込み要因を識別可能にする割込み表示信号と、
各割込み信号を監視し、割込み要求の発生を検出
する手段と、各割込み表示信号毎に設けられて当
該信号を印加されそれぞれの割込み信号のON／
OFF状態をクロツクと同期して設定される複数
のラツチからなる割込み表示手段と、上記割込み
要求検出手段が割込み要求の発生を検出したとき
に起動され、上記複数の割込み表示ラツチの状態
を第１の割込み要因に属する割込み表示ラツチを
先にして順次的にチエツクする割込み表示チエツ
ク手段と、上記第２の割込み要因に属する割込み
表示信号がONとなつたとき、第１の割込み要因
に属する割込み表示信号が当該割込み表示ラツチ
に印加されるのを禁止する手段とをそなえ、第１
の割込み要因からの割込み表示信号がONとなり
当該割込み表示ラツチがON状態に設定された
後、これを割込み表示チエツク手段がチエツクし
て認識する前に、第２の割込み要因からの割込み
表示信号がONとなつた場合、上記第１の割込み
要因の割込み表示ラツチをOFF状態に切替える
ことを特徴とする割込み制御方式。1 The first interrupt request has a high frequency but a low priority.
A plurality of interrupt factors, including two types of interrupt factors: the first interrupt factor and a second interrupt factor with a low interrupt request frequency but high priority, and an interrupt signal that notifies the occurrence of an interrupt request provided for each interrupt factor. an interrupt display signal that makes it possible to identify the means and cause of the interrupt;
Means for monitoring each interrupt signal and detecting the occurrence of an interrupt request;
Interrupt display means consisting of a plurality of latches whose OFF state is set in synchronization with a clock, and the interrupt request detection means are activated when the occurrence of an interrupt request is detected, and the state of the plurality of interrupt display latches is set to a first one. an interrupt display check means that sequentially checks the interrupt display latch belonging to the interrupt cause, and when the interrupt display signal belonging to the second interrupt cause turns ON, the interrupt display latch belonging to the first interrupt cause is checked; means for inhibiting the signal from being applied to the interrupt indicator latch;
After the interrupt display signal from the second interrupt factor turns ON and the corresponding interrupt display latch is set to the ON state, before the interrupt display check means checks and recognizes this, the interrupt display signal from the second interrupt factor turns ON. An interrupt control method characterized in that, when turned ON, an interrupt display latch of the first interrupt factor is switched to an OFF state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17155182A JPS5960649A (en) | 1982-09-30 | 1982-09-30 | System for controlling interruption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17155182A JPS5960649A (en) | 1982-09-30 | 1982-09-30 | System for controlling interruption |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960649A JPS5960649A (en) | 1984-04-06 |
| JPH022174B2 true JPH022174B2 (en) | 1990-01-17 |
Family
ID=15925222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17155182A Granted JPS5960649A (en) | 1982-09-30 | 1982-09-30 | System for controlling interruption |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960649A (en) |
-
1982
- 1982-09-30 JP JP17155182A patent/JPS5960649A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5960649A (en) | 1984-04-06 |
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