JPH022176A - 半導体装置 - Google Patents
半導体装置Info
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- JPH022176A JPH022176A JP14489288A JP14489288A JPH022176A JP H022176 A JPH022176 A JP H022176A JP 14489288 A JP14489288 A JP 14489288A JP 14489288 A JP14489288 A JP 14489288A JP H022176 A JPH022176 A JP H022176A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、絶縁体基板あるいは、絶縁膜上に形成された
半導体装置に関する。
半導体装置に関する。
（従来の技術）
最近、電子ビームやレーザーアニール技術を用いて、絶
縁膜上にシリコンの単結晶層を形成するＳ ＯＩ （５
ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）技術の開発
が盛んに行われている。そして、この技術で得られた半
導体層に絶縁ゲート型１界効果トランジスタ（ｓｔｏｓ
ＦｇＴ）を形成して成る３次元ＩＣの開発が行われてい
る。この様な絶縁膜上ｆこ形成された従来のＭＯＳＦＥ
Ｔのチャネル方間１こ沿りて切断して得られる断面を第
３図ｆａｌに示す。通常、シリコン基板３１には、素子
が形成され、その出番こ、絶縁ｊｄ３２が厚さ約、１μ
ｍ形成される。ここでは１図面を１副潔にするためシリ
コン基板３１上の素子形成図は省略されている。上記形
成されたＭ縁膜３２上に、＠述のＳＯＩ技術によりて、
単結晶シリコン１５３４を形成する。この層は、模厚約
０．１μｍで不純物磯度Ｎ ＝ＩＸ１０１４Ｃｍ″
″１である。次ｆこ。
縁膜上にシリコンの単結晶層を形成するＳ ＯＩ （５
ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）技術の開発
が盛んに行われている。そして、この技術で得られた半
導体層に絶縁ゲート型１界効果トランジスタ（ｓｔｏｓ
ＦｇＴ）を形成して成る３次元ＩＣの開発が行われてい
る。この様な絶縁膜上ｆこ形成された従来のＭＯＳＦＥ
Ｔのチャネル方間１こ沿りて切断して得られる断面を第
３図ｆａｌに示す。通常、シリコン基板３１には、素子
が形成され、その出番こ、絶縁ｊｄ３２が厚さ約、１μ
ｍ形成される。ここでは１図面を１副潔にするためシリ
コン基板３１上の素子形成図は省略されている。上記形
成されたＭ縁膜３２上に、＠述のＳＯＩ技術によりて、
単結晶シリコン１５３４を形成する。この層は、模厚約
０．１μｍで不純物磯度Ｎ ＝ＩＸ１０１４Ｃｍ″
″１である。次ｆこ。
ｕｂ
ゲート絶縁＠３５を約１０ＯＡ形成した後、続いで、多
結晶シリコン＠３６を堆積する。そして通常用いられる
リングラフィ技術で、前記多結晶シリコｙ［３６及びゲ
ート絶七灸膜３５をバターニングする。この袋１例えば
ヒ素不純物を露出しているシリコン裾板に導入し、ドレ
イン領域３７及びソース領域３８が形成される。この様
ｔこして、絶縁膜３２上憂こＭＯＳＦＥＴが咋られる。
結晶シリコン＠３６を堆積する。そして通常用いられる
リングラフィ技術で、前記多結晶シリコｙ［３６及びゲ
ート絶七灸膜３５をバターニングする。この袋１例えば
ヒ素不純物を露出しているシリコン裾板に導入し、ドレ
イン領域３７及びソース領域３８が形成される。この様
ｔこして、絶縁膜３２上憂こＭＯＳＦＥＴが咋られる。
このＭＯＳＦＥＴ）こおいて、前述した様に、基板不純
物濃度がＩ Ｘ １０” ｃｍ−”と極めて低儂、度で
。
物濃度がＩ Ｘ １０” ｃｍ−”と極めて低儂、度で
。
かつ、半導体層３４が約１．０μｍと非常に薄いため、
ゲートｔ４圧が印υ口されると、基板全体が空乏化し、
ソース・ドレイン間を流れる電流のモードは、通常の反
転１を流れる表面型ではなく、層板全体を流れるバルク
型になる。従りて、キャリアの移動度は茂面型よりも大
きく、素子の高速前作が実現出来る利点がある。
ゲートｔ４圧が印υ口されると、基板全体が空乏化し、
ソース・ドレイン間を流れる電流のモードは、通常の反
転１を流れる表面型ではなく、層板全体を流れるバルク
型になる。従りて、キャリアの移動度は茂面型よりも大
きく、素子の高速前作が実現出来る利点がある。
しかし、＠述した様【こ、半導体層３４の全体が空乏化
するため、ゲート１愼から出る４気力線は。
するため、ゲート１愼から出る４気力線は。
半導体ｌ′１Ｉ３４を突き抜けて基板３１に終端する。
従りて基板電位の変動が直接ＭＯ８ＦＥＴの電流−電圧
特性へ愚影響を与える。つまり、第４図のゲート電圧（
Ｖ ）に対するドレイン電流（より）の特性図に示す
様に５例えば基板電位ｖ３ｕｂが□Ｖから一５ｖに変動
すると、しきい直電圧で約Ｏ，ｔＶ変化し、１流レベル
で約１００倍変化する。この変化は、集積回路を設計す
る上で、大きな妨げとなりていた。
特性へ愚影響を与える。つまり、第４図のゲート電圧（
Ｖ ）に対するドレイン電流（より）の特性図に示す
様に５例えば基板電位ｖ３ｕｂが□Ｖから一５ｖに変動
すると、しきい直電圧で約Ｏ，ｔＶ変化し、１流レベル
で約１００倍変化する。この変化は、集積回路を設計す
る上で、大きな妨げとなりていた。
また、第３図（ｂｌ ｉこ示す様に、半導体層３４を突
き抜ける電気力線を４気的にシールドするために、絶縁
膜３２中１こ、シールド１３９を設ける構造があるが、
この場合には、ソース３８とシールド同３９間５ ドレ
イン３７とシール１１間、そして、シＩＪコンｉ［３１
とシールド１間の各キャパシターが極めて増大し、素子
の高速前作【こ対して不部会である。一方、そのキャパ
シタンスを減らすために、絶縁膜３２，３２ａの厚さを
厚くすると、微細加工精度が悪化するため、それ程厚く
出来ない制約がある。
き抜ける電気力線を４気的にシールドするために、絶縁
膜３２中１こ、シールド１３９を設ける構造があるが、
この場合には、ソース３８とシールド同３９間５ ドレ
イン３７とシール１１間、そして、シＩＪコンｉ［３１
とシールド１間の各キャパシターが極めて増大し、素子
の高速前作【こ対して不部会である。一方、そのキャパ
シタンスを減らすために、絶縁膜３２，３２ａの厚さを
厚くすると、微細加工精度が悪化するため、それ程厚く
出来ない制約がある。
（発明が解決しようとする課題）
本発明は、上記従来法の欠点に鑑みてなされたもので、
その目的とするところは、ＳＯＩ素子ｆこＢいて、その
素子の゛電流−′シ王特注が基板電位の影響を受けない
安定な特性を有する。かつ浮遊容量の少ない、高速動作
をするＳＯＩ素子構造の半導体装置を提供すること１こ
ある。
その目的とするところは、ＳＯＩ素子ｆこＢいて、その
素子の゛電流−′シ王特注が基板電位の影響を受けない
安定な特性を有する。かつ浮遊容量の少ない、高速動作
をするＳＯＩ素子構造の半導体装置を提供すること１こ
ある。
（課１項を：４決するための手段）
本発明の骨子は、ＳＵＩ素子のソース領域の一部が絶縁
模中誓こ埋設され、かつドレイン領域とソース領域間の
チャネル領域の真下部へ延長されているところ蛋こある
。これによって、基板電位の影響を全く受けない安定し
た電流−電圧特性を有し。
模中誓こ埋設され、かつドレイン領域とソース領域間の
チャネル領域の真下部へ延長されているところ蛋こある
。これによって、基板電位の影響を全く受けない安定し
た電流−電圧特性を有し。
かつ浮遊序なの少ない高速動作をするＳＯＩ素子構造の
半導体装置が提供される。
半導体装置が提供される。
（作用）
本発明（工、前述したＳＯＩ４子のソース領域を絶縁僕
中に埋設させ、ドレイｙ・ソース間のチャネル領域真下
部へ延長させて、ＳＯＩ累子のゲートを極から出る′電
気力線を上記埋設、延長されたソース領域へ終端させる
。いわゆるシールド効果を利用する所（こある。シール
ド（こ際しては、シールド１とドレイン間、又は、ソー
ス間等の浮遊容ｌの増大を抑止すると共に、効果的ｔこ
シールド可能な構造を有するものである。
中に埋設させ、ドレイｙ・ソース間のチャネル領域真下
部へ延長させて、ＳＯＩ累子のゲートを極から出る′電
気力線を上記埋設、延長されたソース領域へ終端させる
。いわゆるシールド効果を利用する所（こある。シール
ド（こ際しては、シールド１とドレイン間、又は、ソー
ス間等の浮遊容ｌの増大を抑止すると共に、効果的ｔこ
シールド可能な構造を有するものである。
（実施例）
以下１本発明の一実施例の精細について、図面を用いて
説明する。
説明する。
第１図１ａ）は、本発明によるＳＯＩ素子の一実施例を
示す上面図である。また、第１図１ｂｌば、第１図（ａ
））こおいてＡ −Ａ’の一点鎖線で切断されたＳＯＩ
素子の断面図である。さらに、第１図１ｃｌは、＠１図
ｔａｌにおいて、Ｂ−８’の一点鎖線で切断されたＳＯ
Ｉ素子の断面図である。第１図１ａｌ〜ｔｅｌでの同一
部分は、同一の符号を付して示した。１１は、例えば半
導体シリコン基板である。１２は前記半導体シリコン基
板上に形成された絶縁膜、例えばシリコン酸化膜であり
、１９は埋設されたフィールド絶縁膜である。そして、
１４は１例えばＰ型（１００）方位のシリコン半導体層
で、１７及び１８は、前記シリコン半導体層と反対導電
屋の高不純物濃度１例えばヒ素不純物を有するドレイン
及びソース領域である。さらｔこ、１３は、前駅ソース
領域に接続されたソース領域と１司導電型を有する埋め
込み半４本１である。１５は、ゲート絶縁膜である。そ
して、１６は、多結晶シリコンのゲート電極である。
示す上面図である。また、第１図１ｂｌば、第１図（ａ
））こおいてＡ −Ａ’の一点鎖線で切断されたＳＯＩ
素子の断面図である。さらに、第１図１ｃｌは、＠１図
ｔａｌにおいて、Ｂ−８’の一点鎖線で切断されたＳＯ
Ｉ素子の断面図である。第１図１ａｌ〜ｔｅｌでの同一
部分は、同一の符号を付して示した。１１は、例えば半
導体シリコン基板である。１２は前記半導体シリコン基
板上に形成された絶縁膜、例えばシリコン酸化膜であり
、１９は埋設されたフィールド絶縁膜である。そして、
１４は１例えばＰ型（１００）方位のシリコン半導体層
で、１７及び１８は、前記シリコン半導体層と反対導電
屋の高不純物濃度１例えばヒ素不純物を有するドレイン
及びソース領域である。さらｔこ、１３は、前駅ソース
領域に接続されたソース領域と１司導電型を有する埋め
込み半４本１である。１５は、ゲート絶縁膜である。そ
して、１６は、多結晶シリコンのゲート電極である。
嘉２図（ｍｌ〜ｆｉｔは、第１図１〜ｆｃｌに示した本
発明によるＳＯＩ素子の製造工程を示す断面図である。
発明によるＳＯＩ素子の製造工程を示す断面図である。
先ず、第２図ｔａｌに示す様ｌこ、例えば、シリコン基
板２１０上にＣＶＤ法によりシリコン酸化１１ｉ ２２
０を約０．５μｍ堆積する。このシリコン酸化膜２２０
ヲＩＪ ７ ’）” ラフィ技術ｔこよるマスクパター
ンヲ用い。
板２１０上にＣＶＤ法によりシリコン酸化１１ｉ ２２
０を約０．５μｍ堆積する。このシリコン酸化膜２２０
ヲＩＪ ７ ’）” ラフィ技術ｔこよるマスクパター
ンヲ用い。
開口部２９０９テーパー状にエツチングし形成する。続
いて、第２図ｔｂ） １こ示す如く全面に厚さ約０．２
μｍのＮ型多納晶シリコン嘆２３０を形成する。
いて、第２図ｔｂ） １こ示す如く全面に厚さ約０．２
μｍのＮ型多納晶シリコン嘆２３０を形成する。
次に、第２１図１ｃｌζこ示す如く、前記多結晶シリコ
ンＦＩＸ２３０を通常のりソグラフィ技術で、パターニ
ングした侵、全面に、約０．５μｍのシリコン酸化膜２
２０ｍを形成する（第２図（ｄ） ）。そして１例えば
、加速電圧１５ＫＶ、ビーム電流２ｍＡ、ビーム振りＩ
’ｆ５５ ｍｍの疑似状電子ビームを用いてアニールし
、多結晶シリコン５２３０を尋結晶化させ、第１シリコ
ン１２３０を形成させる。その後、前記シリコン酸化膜
２２０ａを通常のリングラフィ技術ｆこより開口部２９
１をテーパー状に形成する（第２図１ｅ））。次ｌこ、
非結晶シリコン１漠２４０を約０．１μｍ形成した後、
固相成長技術（例えば、６５０℃。
ンＦＩＸ２３０を通常のりソグラフィ技術で、パターニ
ングした侵、全面に、約０．５μｍのシリコン酸化膜２
２０ｍを形成する（第２図（ｄ） ）。そして１例えば
、加速電圧１５ＫＶ、ビーム電流２ｍＡ、ビーム振りＩ
’ｆ５５ ｍｍの疑似状電子ビームを用いてアニールし
、多結晶シリコン５２３０を尋結晶化させ、第１シリコ
ン１２３０を形成させる。その後、前記シリコン酸化膜
２２０ａを通常のリングラフィ技術ｆこより開口部２９
１をテーパー状に形成する（第２図１ｅ））。次ｌこ、
非結晶シリコン１漠２４０を約０．１μｍ形成した後、
固相成長技術（例えば、６５０℃。
２０分）で、重粘晶化させ、第２シリコン層２４０を形
成させる（第２図げ）〕。そして、素子領域となる部分
をマスクでおおい、池の部分を１例えば反応性イオンエ
ツチングで、前記第１シリコン層２３０よりも深い位攬
迄、エツチングし、開口部２９２を形成する（第２ＪＩ
ｇｌ）、前記マスクを除去した後、開口部２９２２こ、
例えばシリコン酸化膜２９３を埋め込み１表面を平臥に
する（第２図（社））。この様に、素子分離工程を終え
た侵、第２シリコ／＠２４０の表面を熱酸化し、ゲート
絶縁膜２５０を１例えば、１厚で約１０ＯＡ形成する。
成させる（第２図げ）〕。そして、素子領域となる部分
をマスクでおおい、池の部分を１例えば反応性イオンエ
ツチングで、前記第１シリコン層２３０よりも深い位攬
迄、エツチングし、開口部２９２を形成する（第２ＪＩ
ｇｌ）、前記マスクを除去した後、開口部２９２２こ、
例えばシリコン酸化膜２９３を埋め込み１表面を平臥に
する（第２図（社））。この様に、素子分離工程を終え
た侵、第２シリコ／＠２４０の表面を熱酸化し、ゲート
絶縁膜２５０を１例えば、１厚で約１０ＯＡ形成する。
その後、全面（こ、ボロンイオノ注入を行い、Ｐ盟シリ
コｙｌｉｌこする。次に５例えば多結晶シリコン＠２６
０を約０．４μｍ形ヴした侵、リングラフィ技術を用い
、前記多結晶シリコン＠２６０をパターニングする。そ
の浸１例えばヒ素イオンを全面１こ、イオン注入し、Ｎ
型領域２７０及び２８０を形成する（窮２図（１））。
コｙｌｉｌこする。次に５例えば多結晶シリコン＠２６
０を約０．４μｍ形ヴした侵、リングラフィ技術を用い
、前記多結晶シリコン＠２６０をパターニングする。そ
の浸１例えばヒ素イオンを全面１こ、イオン注入し、Ｎ
型領域２７０及び２８０を形成する（窮２図（１））。
この様蚤こ、ゲート′ＪＬ極２６０、ドレイン頃ｔ４２
７０．そしてソース領域２８０を形成した侵、以下、通
常の工湿に従い。
７０．そしてソース領域２８０を形成した侵、以下、通
常の工湿に従い。
本発明の一実施例ｆこよるＳＯＩ素子が完成する。
この様すこして完成した８０１票子の電気的特性を求め
た結果の一例を第５図に示す。ＳＯＩ素子のソース領域
の一部がドレイン領域の先端迄、延長されているの廿で
ある。基板１位ＶｓｕｂをＯｖから一５ｖに変化させて
も、４流−４王特性が全りｆ：勅しない非常）こ差れた
特性を肩するＳＯＩ素子である。
た結果の一例を第５図に示す。ＳＯＩ素子のソース領域
の一部がドレイン領域の先端迄、延長されているの廿で
ある。基板１位ＶｓｕｂをＯｖから一５ｖに変化させて
も、４流−４王特性が全りｆ：勅しない非常）こ差れた
特性を肩するＳＯＩ素子である。
尚、＠記ＳＯ工素子のソース領域の一部の延長距離Ｘを
変えた場合のしきい直電圧変動（Ｖ ５ｕｂ＝ＯＶと−
５ＶＢ： ｊｉ； ケるＩｐ＝１μＡで評１ｌｆｌｉし
たＬｔい１直１圧ＶＴの差）△ｖＴと、チャネル中央を
原点ｆことり、ソース領域の一部延長距＠Ｘとの関係を
第６図（こ示す。この関係は、＠役される深さを約１μ
ｍ＠厚の絶縁膜２２０内で変えても殆んど変わらない。
変えた場合のしきい直電圧変動（Ｖ ５ｕｂ＝ＯＶと−
５ＶＢ： ｊｉ； ケるＩｐ＝１μＡで評１ｌｆｌｉし
たＬｔい１直１圧ＶＴの差）△ｖＴと、チャネル中央を
原点ｆことり、ソース領域の一部延長距＠Ｘとの関係を
第６図（こ示す。この関係は、＠役される深さを約１μ
ｍ＠厚の絶縁膜２２０内で変えても殆んど変わらない。
一方、ソース領域の埋設砥長位憧が、ドレインｆこ妾近
するｔこ従りて、ソースとドレイン間のキャパシタンス
が増大する。すなわち、その延長部２３０が、ドレイン
領域の真下に入り込むと、キャパシタンスは、延長Ｖ巨
４ ＋こ対して、はぼ正比例して増大する。従りて％前
記延長端の位置をチャネル中央位置を原点として、ビレ
１フ領域方向へチャネル長の１７４の位・ｌから、ドレ
イン傾城の先端、すなわちチャネル端の位置に設定され
ることが最適である。
するｔこ従りて、ソースとドレイン間のキャパシタンス
が増大する。すなわち、その延長部２３０が、ドレイン
領域の真下に入り込むと、キャパシタンスは、延長Ｖ巨
４ ＋こ対して、はぼ正比例して増大する。従りて％前
記延長端の位置をチャネル中央位置を原点として、ビレ
１フ領域方向へチャネル長の１７４の位・ｌから、ドレ
イン傾城の先端、すなわちチャネル端の位置に設定され
ることが最適である。
上記の実施例は、ＮチャネルのＳＯＩ素子を例ｆことり
述べたが、ＰチャネルＳＯＩ素子テモよい。
述べたが、ＰチャネルＳＯＩ素子テモよい。
又、ソース、ドレインの不純物濃度分布は１通常の高ａ
度のみならず、いわゆるＬＤＤ構造の低濃度にした鴨会
でも良い。
度のみならず、いわゆるＬＤＤ構造の低濃度にした鴨会
でも良い。
本発明によれば、ＳＯＩ素子のソース領域の一部がＳＯ
Ｉの絶縁膜中に埋設され、又、そのドレインとソース間
のチャネル領域の真下部へ延長させる位置に設定するこ
とによって、基板電位変化の影響を全く受けない安定し
た電流−電圧特性が得うれ、かつ、ソース・ドレイン間
のキヤバタンスが小さく、極めて、浸れた高速度ＳＯＩ
素子が得られる。
Ｉの絶縁膜中に埋設され、又、そのドレインとソース間
のチャネル領域の真下部へ延長させる位置に設定するこ
とによって、基板電位変化の影響を全く受けない安定し
た電流−電圧特性が得うれ、かつ、ソース・ドレイン間
のキヤバタンスが小さく、極めて、浸れた高速度ＳＯＩ
素子が得られる。
４、 １！！：Ｊ面の簡単な説明
第１図（ａｌは１本発明によるＳＯＩ素子の一実施例を
示す上面図、ｌ！１図１ｂ）は、第１図１ａ）のＡ −
Ａ’で切断したＳＯＩ素子の断面図、第１図（ｃｌは、
第１１５４ （ａ）のＢ−Ｂ′で切断したＳＯＩ素子の
断面図、第２図は、本発明ｉこよるＳＯＩ素子の一実施
例の！１１ｊｉｔ工程を示す断面図、第３図（ａ） 、
（ｂｌは従来のＳＯＩ素子断面図、第４図は、前記従
来のＳＯＩ素子の特性図、第５図は本発明のＳＯＩ素子
の電気的特性を示した図、第６図は本発明のＳＯＩ素子
のソース延長距離に対するしきい直電圧変動の関係を示
した図である。
示す上面図、ｌ！１図１ｂ）は、第１図１ａ）のＡ −
Ａ’で切断したＳＯＩ素子の断面図、第１図（ｃｌは、
第１１５４ （ａ）のＢ−Ｂ′で切断したＳＯＩ素子の
断面図、第２図は、本発明ｉこよるＳＯＩ素子の一実施
例の！１１ｊｉｔ工程を示す断面図、第３図（ａ） 、
（ｂｌは従来のＳＯＩ素子断面図、第４図は、前記従
来のＳＯＩ素子の特性図、第５図は本発明のＳＯＩ素子
の電気的特性を示した図、第６図は本発明のＳＯＩ素子
のソース延長距離に対するしきい直電圧変動の関係を示
した図である。
１１．２１０．３１・・・シリコンを板、１２，２２０
゜２２０ａ、３２，３２ａ・・・絶縁膜、１３，２３０
・・・ソース領域の埋設延長部、１４，２４０．３４・
・・半導体層、１５．２５０．３５・・・ゲート絶縁膜
、１６，２６０．３６・・・多結晶シリコン＠、１７，
２７０．３７・・・ドレイン領域、１８，２８０．３８
・・・ソース領域、１９．２９３・・・埋め込みフィー
ルド絶縁膜、２９０，２９１．２９２・・・開口部、１
８．２４０ａ・・・琳結晶化されたシリコンの残存部、
３９・・・シールド１゜ 代理人 弁理士 則 近 Ｗ！ｉ 右同
松 山 光 之＠ ｌ 囚 第１図 第 １ 因 第 図 第 図 第 図 一／、Ｏ −〇、５ ０、ｓ ７．０ チ１ネル中央ｎ・５の二且治宜χ（門）第 図
゜２２０ａ、３２，３２ａ・・・絶縁膜、１３，２３０
・・・ソース領域の埋設延長部、１４，２４０．３４・
・・半導体層、１５．２５０．３５・・・ゲート絶縁膜
、１６，２６０．３６・・・多結晶シリコン＠、１７，
２７０．３７・・・ドレイン領域、１８，２８０．３８
・・・ソース領域、１９．２９３・・・埋め込みフィー
ルド絶縁膜、２９０，２９１．２９２・・・開口部、１
８．２４０ａ・・・琳結晶化されたシリコンの残存部、
３９・・・シールド１゜ 代理人 弁理士 則 近 Ｗ！ｉ 右同
松 山 光 之＠ ｌ 囚 第１図 第 １ 因 第 図 第 図 第 図 一／、Ｏ −〇、５ ０、ｓ ７．０ チ１ネル中央ｎ・５の二且治宜χ（門）第 図
Claims (2)
- （１）絶縁体基板、あるいは、絶縁膜上に、島状に形成
された第１不純物を含む複数個の半導体層を有し、前記
半導体層には、第２の不純物を導入してなるソース及び
ドレイン領域が形成され、かつ前記半導体層上に前記ソ
ース、ドレイン間のチャネル領域の電位を制御するゲー
ト領域を有する半導体装置において、前記ソース領域の
一部が、チャネル領域下の前記絶縁体基板、あるいは、
絶縁膜中に埋設され、ドレイン領域方向に延長されてい
ることを特徴とする半導体装置。 - （２）前記ソース領域のドレイン領域方向に延長された
領域がチャネル長の３／４の位置から、ドレイン側のチ
ャネル端位置に設定されていることを特徴とする請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14489288A JP2695843B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14489288A JP2695843B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022176A true JPH022176A (ja) | 1990-01-08 |
| JP2695843B2 JP2695843B2 (ja) | 1998-01-14 |
Family
ID=15372773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14489288A Expired - Fee Related JP2695843B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695843B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364074A (ja) * | 1991-06-11 | 1992-12-16 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
| US5191397A (en) * | 1989-09-07 | 1993-03-02 | Kabushiki Kaisha Toshiba | SOI semiconductor device with a wiring electrode contacts a buried conductor and an impurity region |
| KR100425462B1 (ko) * | 2001-09-10 | 2004-03-30 | 삼성전자주식회사 | Ｓｏｉ 상의 반도체 장치 및 그의 제조방법 |
| CN103250816A (zh) * | 2013-05-10 | 2013-08-21 | 镇江市丹徒区茗缘茶叶专业合作社 | 多功能摊凉筛 |
-
1988
- 1988-06-14 JP JP14489288A patent/JP2695843B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191397A (en) * | 1989-09-07 | 1993-03-02 | Kabushiki Kaisha Toshiba | SOI semiconductor device with a wiring electrode contacts a buried conductor and an impurity region |
| JPH04364074A (ja) * | 1991-06-11 | 1992-12-16 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
| KR100425462B1 (ko) * | 2001-09-10 | 2004-03-30 | 삼성전자주식회사 | Ｓｏｉ 상의 반도체 장치 및 그의 제조방법 |
| CN103250816A (zh) * | 2013-05-10 | 2013-08-21 | 镇江市丹徒区茗缘茶叶专业合作社 | 多功能摊凉筛 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2695843B2 (ja) | 1998-01-14 |
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