JPH0794721A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0794721A JPH0794721A JP5261764A JP26176493A JPH0794721A JP H0794721 A JPH0794721 A JP H0794721A JP 5261764 A JP5261764 A JP 5261764A JP 26176493 A JP26176493 A JP 26176493A JP H0794721 A JPH0794721 A JP H0794721A
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- film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
- H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＩ構造のＭＯＳトランジスタのチャネル
領域と基板本体部とをコンタクトする開口をゲート電極
に対し自己整合的に形成する。 【構成】 ゲート電極である多結晶Ｓｉ膜２２をマスク
にしてＳｉ基板１１に酸素３３を導入し、埋め込みＳｉ
Ｏ2 層３５を形成する。また、多結晶Ｓｉ膜２２をマス
クにしてＳｉ基板１１にヒ素３６を導入し、ソース／ド
レイン２３を形成する。
領域と基板本体部とをコンタクトする開口をゲート電極
に対し自己整合的に形成する。 【構成】 ゲート電極である多結晶Ｓｉ膜２２をマスク
にしてＳｉ基板１１に酸素３３を導入し、埋め込みＳｉ
Ｏ2 層３５を形成する。また、多結晶Ｓｉ膜２２をマス
クにしてＳｉ基板１１にヒ素３６を導入し、ソース／ド
レイン２３を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に、ＳＯＩ(Silicon On Insulator 又は
Semiconductor On Insulator)基板に形成されたＭＯＳ
トランジスタ等の改良に関するものである。
方法に関し、特に、ＳＯＩ(Silicon On Insulator 又は
Semiconductor On Insulator)基板に形成されたＭＯＳ
トランジスタ等の改良に関するものである。
【０００２】
【従来の技術】従来、ＳＯＩ基板は、低寄生容量及びラ
ッチアップフリーという特徴を持ち、高速デバイス用の
基板として使われている。しかし、ＳＯＩ基板には、そ
の構造上、本質的な欠点もある。第１に、基板部がフロ
ーティング状態となるために、動作スピードを速める効
果がある反面、電気特性が動作中に変動して安定しない
という問題がある。第２は、ＳＯＩ基板にＭＯＳデバイ
スを形成して不純物拡散層の底面を絶縁体層に接触させ
た場合、その拡散層底面部の接合容量がなくなるために
静電破壊に対して弱くなるという問題である。
ッチアップフリーという特徴を持ち、高速デバイス用の
基板として使われている。しかし、ＳＯＩ基板には、そ
の構造上、本質的な欠点もある。第１に、基板部がフロ
ーティング状態となるために、動作スピードを速める効
果がある反面、電気特性が動作中に変動して安定しない
という問題がある。第２は、ＳＯＩ基板にＭＯＳデバイ
スを形成して不純物拡散層の底面を絶縁体層に接触させ
た場合、その拡散層底面部の接合容量がなくなるために
静電破壊に対して弱くなるという問題である。
【０００３】これらの問題点を克服するために、過去い
くつかの基板電位を固定するための技術が提案されてい
るが、そのうちの一つを図４〜図６に示す。
くつかの基板電位を固定するための技術が提案されてい
るが、そのうちの一つを図４〜図６に示す。
【０００４】この従来技術をその製造方法に従って説明
すると、まず、図５（ａ）に示すように、Ｓｉ基板１１
の表面に熱酸化法により膜厚が５００ｎｍ程度のＳｉＯ
2 膜１２を形成する。
すると、まず、図５（ａ）に示すように、Ｓｉ基板１１
の表面に熱酸化法により膜厚が５００ｎｍ程度のＳｉＯ
2 膜１２を形成する。
【０００５】次に、図５（ｂ）に示すように、後にＭＯ
Ｓトランジスタを形成する領域が開口したパターンのフ
ォトレジスト１３をフォトリソグラフィ技術によりＳｉ
Ｏ2膜１２の上に形成し、このフォトレジスト１３をマ
スクにしたエッチングでＳｉＯ2 膜１２を選択的に除去
する。
Ｓトランジスタを形成する領域が開口したパターンのフ
ォトレジスト１３をフォトリソグラフィ技術によりＳｉ
Ｏ2膜１２の上に形成し、このフォトレジスト１３をマ
スクにしたエッチングでＳｉＯ2 膜１２を選択的に除去
する。
【０００６】次に、図５（ｃ）に示すように、フォトレ
ジスト１３を除去した後、Ｓｉ基板１１の露出した部分
に熱酸化法により膜厚が５０ｎｍ程度のＳｉＯ2 膜１４
を形成する。
ジスト１３を除去した後、Ｓｉ基板１１の露出した部分
に熱酸化法により膜厚が５０ｎｍ程度のＳｉＯ2 膜１４
を形成する。
【０００７】次に、図６（ａ）に示すように、ＳｉＯ2
膜１４の部分に開口を有するパターンのフォトレジスト
１５をフォトリソグラフィ技術によりＳｉＯ2 膜１２及
び１４の上に形成し、このフォトレジスト１５をマスク
にしたエッチングでＳｉＯ2膜１４にＳｉ基板１１に達
する開口１６を形成する。
膜１４の部分に開口を有するパターンのフォトレジスト
１５をフォトリソグラフィ技術によりＳｉＯ2 膜１２及
び１４の上に形成し、このフォトレジスト１５をマスク
にしたエッチングでＳｉＯ2膜１４にＳｉ基板１１に達
する開口１６を形成する。
【０００８】次に、図６（ｂ）に示すように、１１００
〜１２００℃の温度でＳｉＨ4 を含む雰囲気中において
選択エピタキシャル成長を行う。すると、開口１６にお
いて露出したＳｉ基板１１が成長の種（核）として機能
し、その結晶方位に準じてエピタキシャル層１７が成長
する。
〜１２００℃の温度でＳｉＨ4 を含む雰囲気中において
選択エピタキシャル成長を行う。すると、開口１６にお
いて露出したＳｉ基板１１が成長の種（核）として機能
し、その結晶方位に準じてエピタキシャル層１７が成長
する。
【０００９】次に、図６（ｃ）に示すように、ＳｉＯ2
膜１２よりも上に突出したエピタキシャル層１７の部分
を表面研磨法で除去し、ＳＯＩ基板を形成する。
膜１２よりも上に突出したエピタキシャル層１７の部分
を表面研磨法で除去し、ＳＯＩ基板を形成する。
【００１０】しかる後、図６（ｄ）に示すように、ゲー
ト絶縁膜としてのＳｉＯ2 膜２１とゲート電極としての
多結晶Ｓｉ膜２２を夫々形成し、この多結晶Ｓｉ膜２２
の両側のエピタキシャル層１７にソース／ドレインとし
ての不純物拡散層２３を形成する。その後、図４に示す
ように、層間絶縁膜２４、コンタクト孔２５及びＡｌ電
極２６を夫々形成して、ＭＯＳトランジスタを作成す
る。
ト絶縁膜としてのＳｉＯ2 膜２１とゲート電極としての
多結晶Ｓｉ膜２２を夫々形成し、この多結晶Ｓｉ膜２２
の両側のエピタキシャル層１７にソース／ドレインとし
ての不純物拡散層２３を形成する。その後、図４に示す
ように、層間絶縁膜２４、コンタクト孔２５及びＡｌ電
極２６を夫々形成して、ＭＯＳトランジスタを作成す
る。
【００１１】この構造のＭＯＳトランジスタでは、基板
部であるエピタキシャル層１７とＳｉ基板１１とが開口
１６を通じて互いにコンタクトして、エピタキシャル層
１７の電位が固定されるようになっている。このＭＯＳ
トランジスタは、実際には、基板バイアスが必要なＤＲ
ＡＭのトランスファーゲートとして使用される。
部であるエピタキシャル層１７とＳｉ基板１１とが開口
１６を通じて互いにコンタクトして、エピタキシャル層
１７の電位が固定されるようになっている。このＭＯＳ
トランジスタは、実際には、基板バイアスが必要なＤＲ
ＡＭのトランスファーゲートとして使用される。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法では、ゲート電極である多結晶Ｓｉ膜
２２とＳｉＯ2 膜１２の開口１６とは互いに独立した工
程で形成されるので、それらの間の位置整合性が保証さ
れないという問題があった。特に、微細化されてゲート
電極幅が狭くなった場合に、開口１６が不純物拡散層２
３の真下にきて、エピタキシャル層１７とＳｉ基板１１
とがコンタクトしなくなることは充分に起こり得、その
場合には、ＭＯＳトランジスタの基板部であるエピタキ
シャル層１７がフローティング状態となるので、既述し
たＳＯＩ基板の問題点は解消されなくなる。要するに、
上述した従来の製造方法では、今後の微細化に対応する
ことが難しいという問題があった。
た従来の製造方法では、ゲート電極である多結晶Ｓｉ膜
２２とＳｉＯ2 膜１２の開口１６とは互いに独立した工
程で形成されるので、それらの間の位置整合性が保証さ
れないという問題があった。特に、微細化されてゲート
電極幅が狭くなった場合に、開口１６が不純物拡散層２
３の真下にきて、エピタキシャル層１７とＳｉ基板１１
とがコンタクトしなくなることは充分に起こり得、その
場合には、ＭＯＳトランジスタの基板部であるエピタキ
シャル層１７がフローティング状態となるので、既述し
たＳＯＩ基板の問題点は解消されなくなる。要するに、
上述した従来の製造方法では、今後の微細化に対応する
ことが難しいという問題があった。
【００１３】そこで本発明の目的は、例えばＭＯＳトラ
ンジスタの基板部の電位を固定するためのコンタクト部
をゲート電極と自己整合的に形成することにより微細化
に対応した半導体装置及びその製造方法を提供すること
である。
ンジスタの基板部の電位を固定するためのコンタクト部
をゲート電極と自己整合的に形成することにより微細化
に対応した半導体装置及びその製造方法を提供すること
である。
【００１４】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、第１導電型
の半導体基板上に第１の絶縁膜としてゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上にゲート電極材料及
び第２の絶縁膜を順次堆積する工程と、前記ゲート電極
材料及び前記第２の絶縁膜をゲート電極パターンに加工
する工程と、前記ゲート電極パターンをマスクにして前
記半導体基板内に酸素を導入し、前記半導体基板の所定
深さ位置に埋め込み酸化物層を形成する工程と、しかる
後、前記ゲート電極パターンをマスクにして前記半導体
基板内に第２導電型の不純物を導入し、前記半導体基板
の表面近傍部分に第２導電型の不純物拡散層を形成する
工程とを有する。
ために、本発明の半導体装置の製造方法は、第１導電型
の半導体基板上に第１の絶縁膜としてゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上にゲート電極材料及
び第２の絶縁膜を順次堆積する工程と、前記ゲート電極
材料及び前記第２の絶縁膜をゲート電極パターンに加工
する工程と、前記ゲート電極パターンをマスクにして前
記半導体基板内に酸素を導入し、前記半導体基板の所定
深さ位置に埋め込み酸化物層を形成する工程と、しかる
後、前記ゲート電極パターンをマスクにして前記半導体
基板内に第２導電型の不純物を導入し、前記半導体基板
の表面近傍部分に第２導電型の不純物拡散層を形成する
工程とを有する。
【００１５】本発明の一態様による半導体装置の製造方
法は、第１導電型の半導体基板上に第１の絶縁膜として
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
多結晶シリコン膜及び第２の絶縁膜を順次堆積する工程
と、前記多結晶シリコン膜及び前記第２の絶縁膜をゲー
ト電極パターンに加工する工程と、前記ゲート電極パタ
ーンをマスクにして前記半導体基板内に酸素を導入し、
前記半導体基板の所定深さ位置に埋め込み酸化物層を形
成する工程と、しかる後、前記第２の絶縁膜を除去する
工程と、しかる後、前記多結晶シリコン膜に第２導電型
の不純物を導入するとともに、前記多結晶シリコン膜を
マスクにして前記半導体基板内に第２導電型の不純物を
導入し、前記半導体基板の表面近傍部分に第２導電型の
不純物拡散層を形成する工程とを有する。
法は、第１導電型の半導体基板上に第１の絶縁膜として
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
多結晶シリコン膜及び第２の絶縁膜を順次堆積する工程
と、前記多結晶シリコン膜及び前記第２の絶縁膜をゲー
ト電極パターンに加工する工程と、前記ゲート電極パタ
ーンをマスクにして前記半導体基板内に酸素を導入し、
前記半導体基板の所定深さ位置に埋め込み酸化物層を形
成する工程と、しかる後、前記第２の絶縁膜を除去する
工程と、しかる後、前記多結晶シリコン膜に第２導電型
の不純物を導入するとともに、前記多結晶シリコン膜を
マスクにして前記半導体基板内に第２導電型の不純物を
導入し、前記半導体基板の表面近傍部分に第２導電型の
不純物拡散層を形成する工程とを有する。
【００１６】本発明の別の一態様による半導体装置の製
造方法は、第１導電型の半導体基板上に第１の絶縁膜と
してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上にゲート電極材料及び第２の絶縁膜を順次堆積する工
程と、前記ゲート電極材料及び前記第２の絶縁膜をゲー
ト電極パターンに加工する工程と、前記ゲート電極パタ
ーンの一方の側の領域を第３の絶縁膜で覆う工程と、前
記第３の絶縁膜及び前記ゲート電極パターンをマスクに
して、前記ゲート電極パターンの他方の側の領域の前記
半導体基板内に酸素を導入し、前記他方の側の領域の前
記半導体基板の所定深さ位置に埋め込み酸化物層を形成
する工程と、しかる後、前記第３の絶縁膜を除去する工
程と、しかる後、前記ゲート電極パターンをマスクにし
て前記半導体基板内に第２導電型の不純物を導入し、前
記半導体基板の表面近傍部分に第２導電型の不純物拡散
層を形成する工程とを有する。
造方法は、第１導電型の半導体基板上に第１の絶縁膜と
してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上にゲート電極材料及び第２の絶縁膜を順次堆積する工
程と、前記ゲート電極材料及び前記第２の絶縁膜をゲー
ト電極パターンに加工する工程と、前記ゲート電極パタ
ーンの一方の側の領域を第３の絶縁膜で覆う工程と、前
記第３の絶縁膜及び前記ゲート電極パターンをマスクに
して、前記ゲート電極パターンの他方の側の領域の前記
半導体基板内に酸素を導入し、前記他方の側の領域の前
記半導体基板の所定深さ位置に埋め込み酸化物層を形成
する工程と、しかる後、前記第３の絶縁膜を除去する工
程と、しかる後、前記ゲート電極パターンをマスクにし
て前記半導体基板内に第２導電型の不純物を導入し、前
記半導体基板の表面近傍部分に第２導電型の不純物拡散
層を形成する工程とを有する。
【００１７】本発明の半導体装置は、第１導電型の半導
体基板上にゲート絶縁膜を介して形成されたゲート電極
と、前記半導体基板の表面近傍部分に形成された一対の
不純物拡散層と、前記一対の不純物拡散層の一方の直下
にのみ形成された埋め込み絶縁体層とを有する。
体基板上にゲート絶縁膜を介して形成されたゲート電極
と、前記半導体基板の表面近傍部分に形成された一対の
不純物拡散層と、前記一対の不純物拡散層の一方の直下
にのみ形成された埋め込み絶縁体層とを有する。
【００１８】
【作用】本発明の半導体装置の製造方法では、例えばＭ
ＯＳトランジスタのソース／ドレインとなる不純物拡散
層の直下の絶縁体層の形成を、そのＭＯＳトランジスタ
のゲート電極のパターンをマスクとした酸素のイオン注
入により行っているため、その埋め込み酸化物層をゲー
ト電極に対して位置整合性良く形成することができる。
ＯＳトランジスタのソース／ドレインとなる不純物拡散
層の直下の絶縁体層の形成を、そのＭＯＳトランジスタ
のゲート電極のパターンをマスクとした酸素のイオン注
入により行っているため、その埋め込み酸化物層をゲー
ト電極に対して位置整合性良く形成することができる。
【００１９】また、ゲート電極の一方の側の半導体基板
中にのみ埋め込み酸化物層を形成することができるの
で、例えば、α線によるソフトエラーの耐性を向上させ
るために埋め込み酸化物層と接触させる必要がある側の
不純物拡散層ではない側の不純物拡散層の直下には埋め
込み酸化物層を形成しないことにより、静電破壊に対す
る耐性を向上させることが可能である。
中にのみ埋め込み酸化物層を形成することができるの
で、例えば、α線によるソフトエラーの耐性を向上させ
るために埋め込み酸化物層と接触させる必要がある側の
不純物拡散層ではない側の不純物拡散層の直下には埋め
込み酸化物層を形成しないことにより、静電破壊に対す
る耐性を向上させることが可能である。
【００２０】
【実施例】以下、本発明を実施例につき図１〜図３を参
照して説明する。なお、以下の実施例において、図４〜
図６に示した従来例と対応する構成部分には同一の符号
を付す。
照して説明する。なお、以下の実施例において、図４〜
図６に示した従来例と対応する構成部分には同一の符号
を付す。
【００２１】図１（ａ）及び図２に本発明の第１の実施
例を示す。この第１の実施例では、まず、図２（ａ）に
示すように、Ｐ型のＳｉ基板１１の素子分離領域の表面
に通常の選択酸化（ＬＯＣＯＳ）法によりＳｉＯ2 膜３
１を形成し、このＳｉＯ2 膜３１で囲まれた領域を素子
形成領域とする。
例を示す。この第１の実施例では、まず、図２（ａ）に
示すように、Ｐ型のＳｉ基板１１の素子分離領域の表面
に通常の選択酸化（ＬＯＣＯＳ）法によりＳｉＯ2 膜３
１を形成し、このＳｉＯ2 膜３１で囲まれた領域を素子
形成領域とする。
【００２２】次に、図２（ｂ）に示すように、８００〜
９００℃の水蒸気雰囲気でＳｉ基板１１を熱酸化し、ゲ
ート絶縁膜としてのＳｉＯ2 膜２１を形成する。その
後、膜厚が３００ｎｍ程度で且つＮ型不純物を含有する
多結晶Ｓｉ膜２２と、膜厚が１μｍ程度のＳｉＯ2 膜３
２とをＣＶＤ法で順次に全面に堆積させた後、ＳｉＯ2
膜３２と多結晶Ｓｉ膜２２とをフォトリソグラフィ技術
及び異方性ドライエッチングでゲート電極のパターンに
加工する。
９００℃の水蒸気雰囲気でＳｉ基板１１を熱酸化し、ゲ
ート絶縁膜としてのＳｉＯ2 膜２１を形成する。その
後、膜厚が３００ｎｍ程度で且つＮ型不純物を含有する
多結晶Ｓｉ膜２２と、膜厚が１μｍ程度のＳｉＯ2 膜３
２とをＣＶＤ法で順次に全面に堆積させた後、ＳｉＯ2
膜３２と多結晶Ｓｉ膜２２とをフォトリソグラフィ技術
及び異方性ドライエッチングでゲート電極のパターンに
加工する。
【００２３】次に、図２（ｃ）に示すように、ＳｉＯ2
膜３１、３２と多結晶Ｓｉ膜２２とをマスクにして、Ｓ
ｉ基板１１内の深さ約０．５μｍの位置に濃度プロファ
イルのピークを有するように、１５０〜２００ｋｅＶの
加速エネルギー及び１×１０16／ｃｍ-2のドーズ量で酸
素３３をイオン注入する。そして、１０００〜１２００
℃の熱処理を行って、多結晶Ｓｉ膜２２の直下にのみ間
隙３４を有する埋め込みＳｉＯ2 層３５を形成する。
膜３１、３２と多結晶Ｓｉ膜２２とをマスクにして、Ｓ
ｉ基板１１内の深さ約０．５μｍの位置に濃度プロファ
イルのピークを有するように、１５０〜２００ｋｅＶの
加速エネルギー及び１×１０16／ｃｍ-2のドーズ量で酸
素３３をイオン注入する。そして、１０００〜１２００
℃の熱処理を行って、多結晶Ｓｉ膜２２の直下にのみ間
隙３４を有する埋め込みＳｉＯ2 層３５を形成する。
【００２４】次に、図２（ｄ）に示すように、ＳｉＯ2
膜３２を除去した後、再びＳｉＯ2膜３１と多結晶Ｓｉ
膜２２とをマスクにして、Ｎ型の不純物、例えばヒ素３
６をＳｉ基板１１にイオン注入し、ＳｉＯ2 膜２１と埋
め込みＳｉＯ2 層３５とに挟まれた不純物拡散層、即
ち、Ｓｉ基板１１の表面近傍部分にあって埋め込みＳｉ
Ｏ2 層３５と接する不純物拡散層２３を形成する。な
お、多結晶Ｓｉ膜２２中の不純物濃度を調整する必要が
ない場合には、ヒ素のイオン注入を、ＳｉＯ2 膜３２を
除去する前に行ってもよい。
膜３２を除去した後、再びＳｉＯ2膜３１と多結晶Ｓｉ
膜２２とをマスクにして、Ｎ型の不純物、例えばヒ素３
６をＳｉ基板１１にイオン注入し、ＳｉＯ2 膜２１と埋
め込みＳｉＯ2 層３５とに挟まれた不純物拡散層、即
ち、Ｓｉ基板１１の表面近傍部分にあって埋め込みＳｉ
Ｏ2 層３５と接する不純物拡散層２３を形成する。な
お、多結晶Ｓｉ膜２２中の不純物濃度を調整する必要が
ない場合には、ヒ素のイオン注入を、ＳｉＯ2 膜３２を
除去する前に行ってもよい。
【００２５】その後、図４に示した従来例と同様、層間
絶縁膜２４、コンタクト孔２５及びＡｌ電極２６を夫々
形成して、図１（ａ）に示すＭＯＳトランジスタを形成
する。
絶縁膜２４、コンタクト孔２５及びＡｌ電極２６を夫々
形成して、図１（ａ）に示すＭＯＳトランジスタを形成
する。
【００２６】図１（ｂ）及び図３に本発明の第２の実施
例を示す。この第２の実施例では、図３（ａ）に示すよ
うに、上述の第１の実施例と同様の工程を実行して、Ｓ
ｉＯ2 膜３２と多結晶Ｓｉ膜２２とをゲート電極のパタ
ーンに加工した後、ＳｉＮ膜４１をＣＶＤ法により全面
に堆積させる。
例を示す。この第２の実施例では、図３（ａ）に示すよ
うに、上述の第１の実施例と同様の工程を実行して、Ｓ
ｉＯ2 膜３２と多結晶Ｓｉ膜２２とをゲート電極のパタ
ーンに加工した後、ＳｉＮ膜４１をＣＶＤ法により全面
に堆積させる。
【００２７】次に、図３（ｂ）に示すように、ゲート電
極である多結晶Ｓｉ膜２２の一方の側の領域を覆うよう
にフォトレジスト４２をパターン形成した後、このフォ
トレジスト４２をマスクにした異方性ドライエッチング
で多結晶Ｓｉ膜２２の他方の側の領域のＳｉＮ膜４１を
除去する。
極である多結晶Ｓｉ膜２２の一方の側の領域を覆うよう
にフォトレジスト４２をパターン形成した後、このフォ
トレジスト４２をマスクにした異方性ドライエッチング
で多結晶Ｓｉ膜２２の他方の側の領域のＳｉＮ膜４１を
除去する。
【００２８】次に、図３（ｃ）に示すように、ＳｉＯ2
膜３１、３２と多結晶Ｓｉ膜２２とＳｉＮ膜４１とをマ
スクにして、上述の第１実施例と同じ条件で酸素３３を
Ｓｉ基板１１にイオン注入し、更に同じ条件で熱処理を
行って、多結晶Ｓｉ膜２２の他方の側の領域のＳｉ基板
１１中にのみ埋め込みＳｉＯ2 層３５を形成する。
膜３１、３２と多結晶Ｓｉ膜２２とＳｉＮ膜４１とをマ
スクにして、上述の第１実施例と同じ条件で酸素３３を
Ｓｉ基板１１にイオン注入し、更に同じ条件で熱処理を
行って、多結晶Ｓｉ膜２２の他方の側の領域のＳｉ基板
１１中にのみ埋め込みＳｉＯ2 層３５を形成する。
【００２９】次に、図３（ｄ）に示すように、残ってい
たＳｉＮ膜４１を除去し、ＳｉＯ2膜３１、３２と多結
晶Ｓｉ膜２２とをマスクにして、Ｎ型の不純物、例えば
ヒ素３６をＳｉ基板１１にイオン注入して、Ｓｉ基板１
１の表面近傍部分にその一方が埋め込みＳｉＯ2 層３５
と接する不純物拡散層２３を形成する。
たＳｉＮ膜４１を除去し、ＳｉＯ2膜３１、３２と多結
晶Ｓｉ膜２２とをマスクにして、Ｎ型の不純物、例えば
ヒ素３６をＳｉ基板１１にイオン注入して、Ｓｉ基板１
１の表面近傍部分にその一方が埋め込みＳｉＯ2 層３５
と接する不純物拡散層２３を形成する。
【００３０】そして、ＳｉＯ2 膜３２を除去した後、図
４に示した従来例と同様、層間絶縁膜２４、コンタクト
孔２５及びＡｌ電極２６を夫々形成して、図１（ｂ）に
示すＭＯＳトランジスタを形成する。
４に示した従来例と同様、層間絶縁膜２４、コンタクト
孔２５及びＡｌ電極２６を夫々形成して、図１（ｂ）に
示すＭＯＳトランジスタを形成する。
【００３１】この第２実施例の構成では、ＭＯＳトラン
ジスタの一方の不純物拡散層２３の直下には埋め込みＳ
ｉＯ2 層３５が形成されない。従って、例えば、１トラ
ンジスタ１キャパシタ型のＭＯＳ・ＤＲＡＭにおいて、
α線によるソフトエラーの耐性を向上させるために埋め
込みＳｉＯ2 層３５と接触させる必要があるドレイン側
の不純物拡散層２３ではないソース側の不純物拡散層２
３の直下には埋め込みＳｉＯ2 層を形成しないことによ
り、ソース底面で接合容量を大きくとることができ、埋
め込みＳｉＯ2 層３５が全くないバルクＭＯＳの場合と
ほぼ同程度の静電破壊強度を得ることができる。
ジスタの一方の不純物拡散層２３の直下には埋め込みＳ
ｉＯ2 層３５が形成されない。従って、例えば、１トラ
ンジスタ１キャパシタ型のＭＯＳ・ＤＲＡＭにおいて、
α線によるソフトエラーの耐性を向上させるために埋め
込みＳｉＯ2 層３５と接触させる必要があるドレイン側
の不純物拡散層２３ではないソース側の不純物拡散層２
３の直下には埋め込みＳｉＯ2 層を形成しないことによ
り、ソース底面で接合容量を大きくとることができ、埋
め込みＳｉＯ2 層３５が全くないバルクＭＯＳの場合と
ほぼ同程度の静電破壊強度を得ることができる。
【００３２】図１（ｃ）に本発明の第３の実施例を示す
が、この第３の実施例は、素子分離領域のＳｉＯ2 膜４
３の形成方法が相違する以外は、図１（ａ）及び図２に
示した第１の実施例と実質的に同じである。
が、この第３の実施例は、素子分離領域のＳｉＯ2 膜４
３の形成方法が相違する以外は、図１（ａ）及び図２に
示した第１の実施例と実質的に同じである。
【００３３】また、図１（ｄ）に本発明の第４の実施例
を示すが、この第４の実施例は、ＬＤＤ構造である以外
は、図１（ｃ）に示した第３の実施例と実質的に同じで
ある。
を示すが、この第４の実施例は、ＬＤＤ構造である以外
は、図１（ｃ）に示した第３の実施例と実質的に同じで
ある。
【００３４】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、埋め込み酸化物層及び不純物拡散層が共にゲート電
極に対して自己整合的に形成されるので、素子サイズに
よらずゲート電極下に形成されるチャネル領域と半導体
基板本体部との間のコンタクトが保証され、素子の基板
電位を固定することができる。従って、動作中の電気特
性の安定した半導体装置を提供することができる。
ば、埋め込み酸化物層及び不純物拡散層が共にゲート電
極に対して自己整合的に形成されるので、素子サイズに
よらずゲート電極下に形成されるチャネル領域と半導体
基板本体部との間のコンタクトが保証され、素子の基板
電位を固定することができる。従って、動作中の電気特
性の安定した半導体装置を提供することができる。
【００３５】また、一方の不純物拡散層の下にのみ埋め
込み酸化物層を形成することにより、静電破壊に対して
強い半導体装置を得ることができる。
込み酸化物層を形成することにより、静電破壊に対して
強い半導体装置を得ることができる。
【図１】本発明の第１〜第４実施例の半導体装置の構成
を夫々示す縦断面図である。
を夫々示す縦断面図である。
【図２】本発明の第１実施例の半導体装置の製造方法を
工程順に示す縦断面図である。
工程順に示す縦断面図である。
【図３】本発明の第２実施例の半導体装置の製造方法を
工程順に示す縦断面図である。
工程順に示す縦断面図である。
【図４】従来の半導体装置の縦断面図である。
【図５】従来の半導体装置の製造方法を工程順に示す縦
断面図である。
断面図である。
【図６】従来の半導体装置の製造方法を工程順に示す縦
断面図である。
断面図である。
１１ Ｓｉ基板 ２１ ＳｉＯ2 膜 ２２ 多結晶Ｓｉ膜 ２３ 不純物拡散層 ３３ 酸素 ３５ 埋め込みＳｉＯ2 層 ３６ ヒ素
Claims (4)
- 【請求項１】 第１導電型の半導体基板上に第１の絶縁
膜としてゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極材料及び第２の絶縁膜
を順次堆積する工程と、 前記ゲート電極材料及び前記第２の絶縁膜をゲート電極
パターンに加工する工程と、 前記ゲート電極パターンをマスクにして前記半導体基板
内に酸素を導入し、前記半導体基板の所定深さ位置に埋
め込み酸化物層を形成する工程と、 しかる後、前記ゲート電極パターンをマスクにして前記
半導体基板内に第２導電型の不純物を導入し、前記半導
体基板の表面近傍部分に第２導電型の不純物拡散層を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 第１導電型の半導体基板上に第１の絶縁
膜としてゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に多結晶シリコン膜及び第２の絶縁
膜を順次堆積する工程と、 前記多結晶シリコン膜及び前記第２の絶縁膜をゲート電
極パターンに加工する工程と、 前記ゲート電極パターンをマスクにして前記半導体基板
内に酸素を導入し、前記半導体基板の所定深さ位置に埋
め込み酸化物層を形成する工程と、 しかる後、前記第２の絶縁膜を除去する工程と、 しかる後、前記多結晶シリコン膜に第２導電型の不純物
を導入するとともに、前記多結晶シリコン膜をマスクに
して前記半導体基板内に第２導電型の不純物を導入し、
前記半導体基板の表面近傍部分に第２導電型の不純物拡
散層を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項３】 第１導電型の半導体基板上に第１の絶縁
膜としてゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極材料及び第２の絶縁膜
を順次堆積する工程と、 前記ゲート電極材料及び前記第２の絶縁膜をゲート電極
パターンに加工する工程と、 前記ゲート電極パターンの一方の側の領域を第３の絶縁
膜で覆う工程と、 前記第３の絶縁膜及び前記ゲート電極パターンをマスク
にして、前記ゲート電極パターンの他方の側の領域の前
記半導体基板内に酸素を導入し、前記他方の側の領域の
前記半導体基板の所定深さ位置に埋め込み酸化物層を形
成する工程と、 しかる後、前記第３の絶縁膜を除去する工程と、 しかる後、前記ゲート電極パターンをマスクにして前記
半導体基板内に第２導電型の不純物を導入し、前記半導
体基板の表面近傍部分に第２導電型の不純物拡散層を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項４】 第１導電型の半導体基板上にゲート絶縁
膜を介して形成されたゲート電極と、 前記半導体基板の表面近傍部分に形成された一対の不純
物拡散層と、 前記一対の不純物拡散層の一方の直下にのみ形成された
埋め込み絶縁体層とを有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261764A JPH0794721A (ja) | 1993-09-24 | 1993-09-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261764A JPH0794721A (ja) | 1993-09-24 | 1993-09-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794721A true JPH0794721A (ja) | 1995-04-07 |
Family
ID=17366374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5261764A Withdrawn JPH0794721A (ja) | 1993-09-24 | 1993-09-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794721A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670388A (en) * | 1994-09-22 | 1997-09-23 | International Business Machines Corporation | Method of making contacted body silicon-on-insulator field effect transistor |
| KR100480578B1 (ko) * | 1997-12-27 | 2005-05-16 | 삼성전자주식회사 | 필드산화막위에소오스/드레인을형성시키는모스트랜지스터의제조방법 |
| KR100489586B1 (ko) * | 1997-12-30 | 2005-09-06 | 주식회사 하이닉스반도체 | 반도체소자의접합부형성방법 |
| JP2007519239A (ja) * | 2004-01-08 | 2007-07-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 直流ノード拡散領域の下に埋め込み酸化物を有さず、酸化物ホールを有する差別化ｓｏｉ構造 |
-
1993
- 1993-09-24 JP JP5261764A patent/JPH0794721A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670388A (en) * | 1994-09-22 | 1997-09-23 | International Business Machines Corporation | Method of making contacted body silicon-on-insulator field effect transistor |
| KR100480578B1 (ko) * | 1997-12-27 | 2005-05-16 | 삼성전자주식회사 | 필드산화막위에소오스/드레인을형성시키는모스트랜지스터의제조방법 |
| KR100489586B1 (ko) * | 1997-12-30 | 2005-09-06 | 주식회사 하이닉스반도체 | 반도체소자의접합부형성방법 |
| JP2007519239A (ja) * | 2004-01-08 | 2007-07-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 直流ノード拡散領域の下に埋め込み酸化物を有さず、酸化物ホールを有する差別化ｓｏｉ構造 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |