JPH0221804Y2 - - Google Patents
Info
- Publication number
- JPH0221804Y2 JPH0221804Y2 JP1980106429U JP10642980U JPH0221804Y2 JP H0221804 Y2 JPH0221804 Y2 JP H0221804Y2 JP 1980106429 U JP1980106429 U JP 1980106429U JP 10642980 U JP10642980 U JP 10642980U JP H0221804 Y2 JPH0221804 Y2 JP H0221804Y2
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- key switch
- timer
- flip
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Keying Circuit Devices (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
本考案はスイツチの押下時に生ずるチヤタリン
グを除去する回路に関する。
グを除去する回路に関する。
通常のスイツチは第１図イに示すようにオン・
オフ時に集中してチヤタリングが発生する。この
ため従来は積分回路用いて第１図ロの如く波形整
形し、さらに第１図ハに示すようにパルス化する
ことによりチヤタリングを除去するようにしてい
た。
オフ時に集中してチヤタリングが発生する。この
ため従来は積分回路用いて第１図ロの如く波形整
形し、さらに第１図ハに示すようにパルス化する
ことによりチヤタリングを除去するようにしてい
た。
しかしながら感圧ゴムなどをスイツチとして使
用する場合押下力の変化により第２図イに示すよ
うにチヤタリングが多発する。このように多発す
るチヤタリングに対して従来の積分回路を用いる
と第２図ロに示すように波形がなまる。このため
第２図ハに示すようにパルス化したときオン時の
信号が失われる恐れがあつた。
用する場合押下力の変化により第２図イに示すよ
うにチヤタリングが多発する。このように多発す
るチヤタリングに対して従来の積分回路を用いる
と第２図ロに示すように波形がなまる。このため
第２図ハに示すようにパルス化したときオン時の
信号が失われる恐れがあつた。
本考案は前記欠点を除去するため、チヤタリン
グを伴うキースイツチの出力信号がオンになると
セツトされるフリツプフロツプと、このフリツプ
フロツプがセツトされたときから、チヤタリング
の周期より短い所定時間ごとにパルスを送出する
タイマと、このタイマからパルスが送出されたと
きに、キースイツチの出力信号がオンであればク
リアされ、キースイツチの出力信号がオフであれ
ば増数されて所定値に達すると該フリツプフロツ
プをリセツトするカウンタを備えたものであり、
以下図面にしたがい詳細に説明する。
グを伴うキースイツチの出力信号がオンになると
セツトされるフリツプフロツプと、このフリツプ
フロツプがセツトされたときから、チヤタリング
の周期より短い所定時間ごとにパルスを送出する
タイマと、このタイマからパルスが送出されたと
きに、キースイツチの出力信号がオンであればク
リアされ、キースイツチの出力信号がオフであれ
ば増数されて所定値に達すると該フリツプフロツ
プをリセツトするカウンタを備えたものであり、
以下図面にしたがい詳細に説明する。
第３図は本考案の一実施例を示すブロツク図で
ある。第３図において、１はキースイツチ、２ａ
および２ｂはインバータ、３はインバータ２ａの
出力パルスの立上りエツジにより起動され時間t1
の後パルスを出力する第一タイマ、４ａ，４ｂお
よび４ｃはアンドゲート回路、５はフリツプフロ
ツプ回路、６はフリツプフロツプ回路５のセツト
出力により起動し以後時間t2ごとにパルスを出力
する第二タイマ、７はアンドゲート回路４ｂの出
力によりクリアされ、アンドゲート回路４ｃのパ
ルス出力により計数値を“１”ずつ増数されるカ
ウンタである。
ある。第３図において、１はキースイツチ、２ａ
および２ｂはインバータ、３はインバータ２ａの
出力パルスの立上りエツジにより起動され時間t1
の後パルスを出力する第一タイマ、４ａ，４ｂお
よび４ｃはアンドゲート回路、５はフリツプフロ
ツプ回路、６はフリツプフロツプ回路５のセツト
出力により起動し以後時間t2ごとにパルスを出力
する第二タイマ、７はアンドゲート回路４ｂの出
力によりクリアされ、アンドゲート回路４ｃのパ
ルス出力により計数値を“１”ずつ増数されるカ
ウンタである。
以下、第４図に示すタイミングチヤートおよび
第５図に示すフローチヤートを参照して前記実施
例の動作を説明する。
第５図に示すフローチヤートを参照して前記実施
例の動作を説明する。
まず、キースイツチ１を押下すると（第４図
イ）、インバータ２ａから第４図ロに示すパルス
が出力される。この出力パルスの最初の立上りで
第一タイマ３が起動し、時間t1後に該第一タイマ
３から第４図ハに示すパルスが出力される。この
ときインバータ２ａの出力が第４図ロの実線で示
すように“１”であればフリツプフロツプ回路５
が第４図ヘの実線に示すようにセツトされる。逆
にインバータ２ａの出力が第４図ロの破線で示す
ように“０”であればフリツプフロツプ回路５は
セツトされず、前記第一タイマ３から次のパルス
が出力されるのを待ち、第４図ロの破線で示した
波形の立上りで第一タイマ３が起動し、時間t1後
に該第一タイマ３から第４図ハの破線で示すパル
スが出力される。このときインバータ２ａの出力
が第４図ロの実線で示すように“１”であれば、
フリツプフロツプ回路５が第４図ヘの破線で示す
ようにセツトされる。このようにして第一タイマ
３からパルスの出力があつたときに、インバータ
２ａの出力が“１”になるまで第４図ロ，ハに示
す実線あるいは破線のように試行され、フリツプ
フロツプ回路５が第４図ヘの実線（試行１回目）
あるいは破線（試行２回目）に示すようにセツト
されると第二タイマ６が起動する。さて実線の場
合のタイムチヤートにつき説明を続ける。該第二
タイマ６は起動後第４図ニに示すように時間t2ご
とにパルスを出力する。このようにして第二タイ
マ６からパルスが出力されたときインバータ２ａ
の出力が“１”であればアンドゲート回路４ｂが
“１”を出力し、カウンタ７がクリアされ、前記
インバータ２ａの出力が“０”であればアンドゲ
ート回路４ｃがパルスを出力し、カウンタ７が計
数値を“１”増数する。したがつてキースイツチ
１が押下されている間にチヤタリングが生じ、カ
ウンタ７の計数値が増すことがあつても該計数値
が所定値に達する前にクリアされることになる。
またキースイツチ１が離されると前記カウンタ７
は増数を続け、やがて所定値に達する。この様子
を第４図ホに示す。このようにしてカウンタ７の
計数値が所定値に達すると該カウンタ７からキヤ
リアパルスが出、フリツプフロツプ回路５をリセ
ツトする。すなわちカウンタ７は所定回数連続し
てキースイツチ１によるスイツチ信号がオフであ
ると認めたときに限つて、キースイツチ１が離さ
れたと判定するものである。したがつてフリツプ
フロツプ回路５の出力をキースイツチ１の押下信
号とすれば押下時間中のチヤタリングを全て吸収
できる。
イ）、インバータ２ａから第４図ロに示すパルス
が出力される。この出力パルスの最初の立上りで
第一タイマ３が起動し、時間t1後に該第一タイマ
３から第４図ハに示すパルスが出力される。この
ときインバータ２ａの出力が第４図ロの実線で示
すように“１”であればフリツプフロツプ回路５
が第４図ヘの実線に示すようにセツトされる。逆
にインバータ２ａの出力が第４図ロの破線で示す
ように“０”であればフリツプフロツプ回路５は
セツトされず、前記第一タイマ３から次のパルス
が出力されるのを待ち、第４図ロの破線で示した
波形の立上りで第一タイマ３が起動し、時間t1後
に該第一タイマ３から第４図ハの破線で示すパル
スが出力される。このときインバータ２ａの出力
が第４図ロの実線で示すように“１”であれば、
フリツプフロツプ回路５が第４図ヘの破線で示す
ようにセツトされる。このようにして第一タイマ
３からパルスの出力があつたときに、インバータ
２ａの出力が“１”になるまで第４図ロ，ハに示
す実線あるいは破線のように試行され、フリツプ
フロツプ回路５が第４図ヘの実線（試行１回目）
あるいは破線（試行２回目）に示すようにセツト
されると第二タイマ６が起動する。さて実線の場
合のタイムチヤートにつき説明を続ける。該第二
タイマ６は起動後第４図ニに示すように時間t2ご
とにパルスを出力する。このようにして第二タイ
マ６からパルスが出力されたときインバータ２ａ
の出力が“１”であればアンドゲート回路４ｂが
“１”を出力し、カウンタ７がクリアされ、前記
インバータ２ａの出力が“０”であればアンドゲ
ート回路４ｃがパルスを出力し、カウンタ７が計
数値を“１”増数する。したがつてキースイツチ
１が押下されている間にチヤタリングが生じ、カ
ウンタ７の計数値が増すことがあつても該計数値
が所定値に達する前にクリアされることになる。
またキースイツチ１が離されると前記カウンタ７
は増数を続け、やがて所定値に達する。この様子
を第４図ホに示す。このようにしてカウンタ７の
計数値が所定値に達すると該カウンタ７からキヤ
リアパルスが出、フリツプフロツプ回路５をリセ
ツトする。すなわちカウンタ７は所定回数連続し
てキースイツチ１によるスイツチ信号がオフであ
ると認めたときに限つて、キースイツチ１が離さ
れたと判定するものである。したがつてフリツプ
フロツプ回路５の出力をキースイツチ１の押下信
号とすれば押下時間中のチヤタリングを全て吸収
できる。
第５図は前記実施例の動作をフローチヤートに
して示すものである。
して示すものである。
なお前記実施例においては説明の都合上時間t1
および時間t2の時間幅を広くとつているが、実際
には十分に狭くし、これに合わせてカウンタ７の
計数範囲を大きくすることが望ましい。
および時間t2の時間幅を広くとつているが、実際
には十分に狭くし、これに合わせてカウンタ７の
計数範囲を大きくすることが望ましい。
また本考案は前記実施例に限らず、例えばマイ
クロコンピユータによつて前記フローチヤートに
示す動作を実現することは容易である。
クロコンピユータによつて前記フローチヤートに
示す動作を実現することは容易である。
以上詳細に説明したように本考案によれば、キ
ースイツチの押下中にチヤタリングが多発しても
除去することができ、かつ押下信号が失われなく
なる効果がある。
ースイツチの押下中にチヤタリングが多発しても
除去することができ、かつ押下信号が失われなく
なる効果がある。
また、第一タイマを設け、キースイツチの出力
信号がオンになり、さらにその後一定時間経過後
もこの出力信号がオンであるときに、キースイツ
チの出力信号を有効としてフリツプフロツプをセ
ツトするので、キースイツチがオン状態であるこ
とを確実に把えることができる。
信号がオンになり、さらにその後一定時間経過後
もこの出力信号がオンであるときに、キースイツ
チの出力信号を有効としてフリツプフロツプをセ
ツトするので、キースイツチがオン状態であるこ
とを確実に把えることができる。
第１図イ，ロ，ハおよび第２図イ，ロ，ハはそ
れぞれ従来のチヤタリング除去方式を説明するた
めの図、第３図は本考案の一実施例を示す図、第
４図イ〜ヘは第３図に示す実施例のタイムチヤー
ト、第５図は第３図に示す実施例のフローチヤー
トである。 １……キースイツチ、２ａおよび２ｂ……イン
バータ、３……第一タイマ、４ａ，４ｂおよび４
ｃ……アンドゲート回路、５……フリツプフロツ
プ回路、６……第二タイマ、７……カウンタ。
れぞれ従来のチヤタリング除去方式を説明するた
めの図、第３図は本考案の一実施例を示す図、第
４図イ〜ヘは第３図に示す実施例のタイムチヤー
ト、第５図は第３図に示す実施例のフローチヤー
トである。 １……キースイツチ、２ａおよび２ｂ……イン
バータ、３……第一タイマ、４ａ，４ｂおよび４
ｃ……アンドゲート回路、５……フリツプフロツ
プ回路、６……第二タイマ、７……カウンタ。
Claims (1)
- チヤタリングを伴うキースイツチの出力信号が
オンになると起動し、一定時間経過して出力信号
がオンになる第一タイマと、該キースイツチの出
力信号および第一タイマの出力信号がともにオン
になるとセツトされるフリツプフロツプと、該フ
リツプフロツプのセツトにより起動し、チヤタリ
ングの周期より短い所定時間ごとに出力信号をオ
ンにする第二タイマと、該第二タイマの出力信号
がオンのときに、該キースイツチの出力信号がオ
ンであればクリアされ、該キースイツチの出力信
号がオフであれば増数されて所定値に達すると該
フリツプフロツプをリセツトするカウンタとを備
えたことを特徴とするチヤタリング除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980106429U JPH0221804Y2 (ja) | 1980-07-29 | 1980-07-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980106429U JPH0221804Y2 (ja) | 1980-07-29 | 1980-07-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5730919U JPS5730919U (ja) | 1982-02-18 |
| JPH0221804Y2 true JPH0221804Y2 (ja) | 1990-06-12 |
Family
ID=29467786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980106429U Expired JPH0221804Y2 (ja) | 1980-07-29 | 1980-07-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221804Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240671Y2 (ja) * | 1971-03-11 | 1977-09-14 | ||
| JPS5149660A (ja) * | 1974-10-25 | 1976-04-30 | Seiko Instr & Electronics |
-
1980
- 1980-07-29 JP JP1980106429U patent/JPH0221804Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5730919U (ja) | 1982-02-18 |
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