JPH02219255A - ウェハスケール集積回路装置 - Google Patents
ウェハスケール集積回路装置Info
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- JPH02219255A JPH02219255A JP1041236A JP4123689A JPH02219255A JP H02219255 A JPH02219255 A JP H02219255A JP 1041236 A JP1041236 A JP 1041236A JP 4123689 A JP4123689 A JP 4123689A JP H02219255 A JPH02219255 A JP H02219255A
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- Japan
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- circuits
- element circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ウェハスケール集積回路装置に関し、
要素回路間の配線パターンデータ処理や露光を不要にし
て再配置を簡単化することを目的とし、ウェハ上に配列
された多数の要素回路と、該多数の要素回路を一次元的
に接続する配線と、要素回路毎に、予め仮の論理番号を
設定する設定手段と、要素回路内の機能回路を試験する
試験手段と、該試験手段による試験の結果が良好で、か
つ自己の要素回路に設定された仮の論理番号が、前記配
線を介して前段の要素回路から伝えられた番号よりも大
きいとき、該伝えられた番号に+1した数を自己の要素
回路の論理番号として決定する決定手段と、該+1した
数を前記配線を介して後段の要素回路に出力する出力手
段と、を備えて構成している。
て再配置を簡単化することを目的とし、ウェハ上に配列
された多数の要素回路と、該多数の要素回路を一次元的
に接続する配線と、要素回路毎に、予め仮の論理番号を
設定する設定手段と、要素回路内の機能回路を試験する
試験手段と、該試験手段による試験の結果が良好で、か
つ自己の要素回路に設定された仮の論理番号が、前記配
線を介して前段の要素回路から伝えられた番号よりも大
きいとき、該伝えられた番号に+1した数を自己の要素
回路の論理番号として決定する決定手段と、該+1した
数を前記配線を介して後段の要素回路に出力する出力手
段と、を備えて構成している。
本発明は、ウェハスケール集積回路装置に関し、特に、
論理番号を付与することによって各々の論理機能を発揮
し得る多数の要素回路を備えたウェハスケール集積回路
装置に関する。
論理番号を付与することによって各々の論理機能を発揮
し得る多数の要素回路を備えたウェハスケール集積回路
装置に関する。
ウェハのかなり広い範囲に多数の要素回路を形成し、各
要素回路を接続して作られるいわゆるウェハスケール集
積回路装置(以下、貼I:wafer 5cale i
ntegeation)は、きわめて大規模な集積回路
装置を実現できるものとして今後の発展が期待されてい
る。ところで、一般にウェハは欠陥部分を含むことが避
けられないので、WSIでは欠陥救済技術を必要とし、
例えば予め余分な要素回路(冗長回路)を作り込んでお
き、欠陥部分の要素回路と冗長回路とを置き換えること
すなわち″再配置”が行われる。このため、WSIに搭
載する集積回路装置としては、同一の機能部分に分けら
れるようなもの(例えばFFT:fast fouri
er transform)が適し、各機能部分を要素
回路で実現することにより、不良の要素回路を冗長回路
で置換して再配置することが可能となる。
要素回路を接続して作られるいわゆるウェハスケール集
積回路装置(以下、貼I:wafer 5cale i
ntegeation)は、きわめて大規模な集積回路
装置を実現できるものとして今後の発展が期待されてい
る。ところで、一般にウェハは欠陥部分を含むことが避
けられないので、WSIでは欠陥救済技術を必要とし、
例えば予め余分な要素回路(冗長回路)を作り込んでお
き、欠陥部分の要素回路と冗長回路とを置き換えること
すなわち″再配置”が行われる。このため、WSIに搭
載する集積回路装置としては、同一の機能部分に分けら
れるようなもの(例えばFFT:fast fouri
er transform)が適し、各機能部分を要素
回路で実現することにより、不良の要素回路を冗長回路
で置換して再配置することが可能となる。
〔従来の技術〕
従来のWSIにおける再配置としては、例えば、ウェハ
上の全ての要素回路を試験して不良要素回路の位置情報
マツプを作り、このマツプを参照しながらCAD (c
omputer aided design)を使用し
て良品要素回路間の配線パターンデータを演算し、そし
て、露光装置によってウェハ上の要素回路間に配線を行
うものが知られている。
上の全ての要素回路を試験して不良要素回路の位置情報
マツプを作り、このマツプを参照しながらCAD (c
omputer aided design)を使用し
て良品要素回路間の配線パターンデータを演算し、そし
て、露光装置によってウェハ上の要素回路間に配線を行
うものが知られている。
しかしながら、このものでは、(i)不良要素回路を避
けて良品要素回路同士を結線する配線パターンデータを
演算する、(11)配線パターンデータに基づいてウェ
ハを露光し配線を形成する、といった手順を1枚のWS
I毎に必要とし、したがって特に多数枚のWSIの製造
に際して、膨大なデータ処理や多大な露光時間を要する
といった問題点があった。
けて良品要素回路同士を結線する配線パターンデータを
演算する、(11)配線パターンデータに基づいてウェ
ハを露光し配線を形成する、といった手順を1枚のWS
I毎に必要とし、したがって特に多数枚のWSIの製造
に際して、膨大なデータ処理や多大な露光時間を要する
といった問題点があった。
本発明は、このような問題点に鑑みてなされたもので、
データ処理や露光を不要にし、再配置を簡単化すること
を目的としている。
データ処理や露光を不要にし、再配置を簡単化すること
を目的としている。
第1図は本発明に係るウェハスケール集積回路装置の原
理ブロック図を示す。
理ブロック図を示す。
第1図において、本発明に係るウェハスケール集積回路
装置は、うエバ上に配列された多数の要素回路と、該多
数の要素回路を一次元的に接続する配線と、要素回路毎
に、予め仮の論理番号を設定する設定手段と、要素回路
内の機能回路を試験する試験手段と、該試験手段による
試験の結果が良好で、かつ自己の要素回路に設定された
仮の論理信号が、前記配線を介して前段の要素回路から
伝えられた番号よりも大きいとき、該伝えられた番号に
+1した数を自己の要素回路の論理番号として決定する
決定手段と、該+1した数を前記配線を介して後段の要
素回路に出力する出力手段と、を備えて構成している。
装置は、うエバ上に配列された多数の要素回路と、該多
数の要素回路を一次元的に接続する配線と、要素回路毎
に、予め仮の論理番号を設定する設定手段と、要素回路
内の機能回路を試験する試験手段と、該試験手段による
試験の結果が良好で、かつ自己の要素回路に設定された
仮の論理信号が、前記配線を介して前段の要素回路から
伝えられた番号よりも大きいとき、該伝えられた番号に
+1した数を自己の要素回路の論理番号として決定する
決定手段と、該+1した数を前記配線を介して後段の要
素回路に出力する出力手段と、を備えて構成している。
本発明では、各要素回路毎に行われる試験の結果が良好
であると、当該要素回路について、予め設定された自己
の仮の論理番号および前段から伝えられた番号とに基づ
いて自己の論理番号が決定される。したがって、各要素
回路を順次試験していくだけで、要素回路の再配置が自
動的に行われる。
であると、当該要素回路について、予め設定された自己
の仮の論理番号および前段から伝えられた番号とに基づ
いて自己の論理番号が決定される。したがって、各要素
回路を順次試験していくだけで、要素回路の再配置が自
動的に行われる。
以下、本発明を図面に基づいて説明する。
第2〜10図は本発明に係るウェハスケール集積回路装
置の一実施例を示す図であり、第2図はそのWSIの平
面図である。第2図において、■はウェハである。ウェ
ハ1上には多数の要素回路(本実施例では37個)が作
り込まれており、ここでは、各々の要素回路にユニット
番号n(n−■〜0)を付して識別する。なお、各要素
回路間を結ぶ矢印は、試験順路を示すとともに、この矢
印に沿って隣合う要素回路間を接続する配線(後述のL
i 、Lz )が設けられていることを示している。す
なわち、この配線により、全ての要素回路が一次元的に
接続されている。
置の一実施例を示す図であり、第2図はそのWSIの平
面図である。第2図において、■はウェハである。ウェ
ハ1上には多数の要素回路(本実施例では37個)が作
り込まれており、ここでは、各々の要素回路にユニット
番号n(n−■〜0)を付して識別する。なお、各要素
回路間を結ぶ矢印は、試験順路を示すとともに、この矢
印に沿って隣合う要素回路間を接続する配線(後述のL
i 、Lz )が設けられていることを示している。す
なわち、この配線により、全ての要素回路が一次元的に
接続されている。
第3図は第2図のウェハ1に搭載を予定している集積回
路装置の機能ブロック図であり、この例ではUA〜U、
までの9つの機能ブロックからなる装置を想定している
。ここで、UA=u、は同一の回路構成を有するもので
、各々機能分担は、所定の論理番号を与えることにより
実現されるようになっている。例えば、複数のバタフラ
イ回路から構成されるFFTであれば、論理番号の指定
によって各バタフライ回路の構成順序が決定され、所望
のFFT構成が得られることとなる。
路装置の機能ブロック図であり、この例ではUA〜U、
までの9つの機能ブロックからなる装置を想定している
。ここで、UA=u、は同一の回路構成を有するもので
、各々機能分担は、所定の論理番号を与えることにより
実現されるようになっている。例えば、複数のバタフラ
イ回路から構成されるFFTであれば、論理番号の指定
によって各バタフライ回路の構成順序が決定され、所望
のFFT構成が得られることとなる。
第4図はウェハ1上の要素回路に対して第3図の機能ブ
ロックを理想的にレイアウトシた場合の予想図であり、
同図において、UA−U、は機能プロ・ツタ、Uoは未
使用ブロックを示している。
ロックを理想的にレイアウトシた場合の予想図であり、
同図において、UA−U、は機能プロ・ツタ、Uoは未
使用ブロックを示している。
なお、このレイアウトに際しては、総配線長や発熱の偏
りおよび歩留りの偏り等を総合的に考慮して決定すべき
であり、図示したレイアウトはあくまでも一例である。
りおよび歩留りの偏り等を総合的に考慮して決定すべき
であり、図示したレイアウトはあくまでも一例である。
第5図は第4図の理想的なレイアウトに従って各要素回
路毎に仮の論理番号(以下SS):T)を設定した割当
て図である。このS SETは、機能ブロックU A”
” U +の数(本実施例では9ブロツク)に対応して
Oを含む9までの数であり、第2図に示した試験順路に
沿って順次例えばワイヤードプログラムされるものであ
る。
路毎に仮の論理番号(以下SS):T)を設定した割当
て図である。このS SETは、機能ブロックU A”
” U +の数(本実施例では9ブロツク)に対応して
Oを含む9までの数であり、第2図に示した試験順路に
沿って順次例えばワイヤードプログラムされるものであ
る。
ここで、1つの要素回路について第6図を参照しながら
その構成を説明すると、2は要素回路であり、要素回路
2は配線Ll、L2の各々によって試験順路の前段およ
び後段の要素回路に接続されているとともに、プログラ
ム部3とも接続されており、プログラム部3は各要素回
路毎に設けられて、“Hn論理レベル電源線■1および
“′L゛′論理レベルし源線V2の各々を選択すること
で、第5図に示したS SETをプログラムするもので
ある。なお、このプログラムは、ウェハ1上に配線や各
要素回路を形成する段階において、予め行われるもので
ある。
その構成を説明すると、2は要素回路であり、要素回路
2は配線Ll、L2の各々によって試験順路の前段およ
び後段の要素回路に接続されているとともに、プログラ
ム部3とも接続されており、プログラム部3は各要素回
路毎に設けられて、“Hn論理レベル電源線■1および
“′L゛′論理レベルし源線V2の各々を選択すること
で、第5図に示したS SETをプログラムするもので
ある。なお、このプログラムは、ウェハ1上に配線や各
要素回路を形成する段階において、予め行われるもので
ある。
要素回路2は、以下のものを含んで構成されている。す
なわち、プログラム部3からのS SETとり、を介し
て伝えられた前段からの信号(後述する5CAL)とを
比較して、所定の条件(SSET >5CAL )のと
きに、“H”論理レベルの信号Slを出力する比較回路
4と、機能回路(例えばFFTの1つのバタフライ回路
等)5を試験した結果が良好であれば“H”論理レベル
の信号S2を出力する試験回路6と、S、、S、が共に
“H”論理レベルのとき、すなわち、S SET >
S CALでかつ試験良好のときに、゛H′′論理レベ
ルの信号S3を出力するアンドゲート7と、Llを介し
て伝えられた前段からのS CALと83とを加算(例
えばS3−H”のときには5CAL+1)し、その加算
結果信号S CALを出力する加算回路8と、S3=“
H”のときに各ゲートを開きS CALを通過させると
ともに、この通過したS CALを論理番号(Li )
として機能回路5に与えるアンドゲート群9と、を備え
、プログラム部3は設定手段として機能し、試験回路6
は試験手段として機能し、また、比較回路4、アンドゲ
ート7、加算回路8およびアンドゲート群9は一体とし
て決定手段および出力手段として機能している。なお、
各要素回路2内の試験回路6は例えばホストコンピュー
タからの試験開始信号に従って試験を開始し、この試験
の順序は、第2図に示した試験順路に沿って行われる。
なわち、プログラム部3からのS SETとり、を介し
て伝えられた前段からの信号(後述する5CAL)とを
比較して、所定の条件(SSET >5CAL )のと
きに、“H”論理レベルの信号Slを出力する比較回路
4と、機能回路(例えばFFTの1つのバタフライ回路
等)5を試験した結果が良好であれば“H”論理レベル
の信号S2を出力する試験回路6と、S、、S、が共に
“H”論理レベルのとき、すなわち、S SET >
S CALでかつ試験良好のときに、゛H′′論理レベ
ルの信号S3を出力するアンドゲート7と、Llを介し
て伝えられた前段からのS CALと83とを加算(例
えばS3−H”のときには5CAL+1)し、その加算
結果信号S CALを出力する加算回路8と、S3=“
H”のときに各ゲートを開きS CALを通過させると
ともに、この通過したS CALを論理番号(Li )
として機能回路5に与えるアンドゲート群9と、を備え
、プログラム部3は設定手段として機能し、試験回路6
は試験手段として機能し、また、比較回路4、アンドゲ
ート7、加算回路8およびアンドゲート群9は一体とし
て決定手段および出力手段として機能している。なお、
各要素回路2内の試験回路6は例えばホストコンピュー
タからの試験開始信号に従って試験を開始し、この試験
の順序は、第2図に示した試験順路に沿って行われる。
第7図は各論理機能UA−U、毎の論理番号し、を示す
もので、例えば任意の機能回路5にLi−1を与えると
、機能回路5はこの場合U、として機能することを表し
ている。
もので、例えば任意の機能回路5にLi−1を与えると
、機能回路5はこの場合U、として機能することを表し
ている。
次に、作用を説明する。まず、本実施例のウェハ1では
、予め要素回路毎にS SETがプログラム設定され、
これは、要素回路および周辺配線の形成時に行われる。
、予め要素回路毎にS SETがプログラム設定され、
これは、要素回路および周辺配線の形成時に行われる。
次いで、例えばホストコンピュータを起動して試験を開
始すると、第8図のフローチャートに示す動作が実行さ
れる。
始すると、第8図のフローチャートに示す動作が実行さ
れる。
すなわち、第8図において、例えばホストコンピュータ
内で試験開始用のnおよびS CALをOにしくステッ
プP1)、次いで、試験開始の要素回路番号をセットす
るとともに、Llを0にする(ステップpz)。今、n
=■、し、−〇である。
内で試験開始用のnおよびS CALをOにしくステッ
プP1)、次いで、試験開始の要素回路番号をセットす
るとともに、Llを0にする(ステップpz)。今、n
=■、し、−〇である。
そして、nで示された要素回路■の試験結果が良好であ
れば(ステップP3 )、5CAL (今、S CA
L−〇)と5SET (■に予め設定された5stt
はO)とを比較しくステップP4)、この場合No命令
であるから、ステップP2〜P4を繰り返す。そして、
S、。ア>5CALが満足される要素回路まで試験が進
の、その要素回路が良品であれば、その要素回路に入力
された前段からのS CALを+1してS CALとし
くステップP5)、このS。A、を後段に出力するとと
もに、L、とじて自己の機能回路5に与える(ステップ
P6)。そして、上記ステップP2〜P6を繰り返して
nがnmax (本実施例の場合n□X−0)に一致
すると、全ての要素回路の試験が完了したとして動作を
終える(ステップP’l)。
れば(ステップP3 )、5CAL (今、S CA
L−〇)と5SET (■に予め設定された5stt
はO)とを比較しくステップP4)、この場合No命令
であるから、ステップP2〜P4を繰り返す。そして、
S、。ア>5CALが満足される要素回路まで試験が進
の、その要素回路が良品であれば、その要素回路に入力
された前段からのS CALを+1してS CALとし
くステップP5)、このS。A、を後段に出力するとと
もに、L、とじて自己の機能回路5に与える(ステップ
P6)。そして、上記ステップP2〜P6を繰り返して
nがnmax (本実施例の場合n□X−0)に一致
すると、全ての要素回路の試験が完了したとして動作を
終える(ステップP’l)。
以上の動作をまとめたものが第9図である。第9図にお
いて、S SETの欄の各数のうち同一の数の最初(*
印を付す)のものは、理想的なレイアウトの場合の各機
能ブロックの位置を示している。
いて、S SETの欄の各数のうち同一の数の最初(*
印を付す)のものは、理想的なレイアウトの場合の各機
能ブロックの位置を示している。
すなわち、何れの要素回路も良品であれば、上記理想位
置が決定すべき位置となる。しかし、理想位置に欠陥が
あると、この位置を避けて再配置しなければならない。
置が決定すべき位置となる。しかし、理想位置に欠陥が
あると、この位置を避けて再配置しなければならない。
本実施例では、要素回路の試験結果が良好(OK)で、
かつ自己要素回路の仮の論理番号(SSE□)が前段要
素回路からの番号(SCAL )よりも大きければ(S
SET > 5CAL ) 、該番号(SCAL )に
+1した数を自己要素回路の機能回路に与える論理番号
(L、)として決定している。したがって、L、(i=
l、2.3、・・・・・・9)が付与された要素回路■
、■、■、■、[相]、@、■、■、[相]は、それぞ
れ機能ブロックUC,UB、 UA、 Uv、 UE、
Un。
かつ自己要素回路の仮の論理番号(SSE□)が前段要
素回路からの番号(SCAL )よりも大きければ(S
SET > 5CAL ) 、該番号(SCAL )に
+1した数を自己要素回路の機能回路に与える論理番号
(L、)として決定している。したがって、L、(i=
l、2.3、・・・・・・9)が付与された要素回路■
、■、■、■、[相]、@、■、■、[相]は、それぞ
れ機能ブロックUC,UB、 UA、 Uv、 UE、
Un。
U、、U、、U、として機能するようになり、試験を行
うだけで、不良の要素回路を避けて良品の要素回路同士
を接続する再配置を行うことができる(第10図参照)
。その結果、CADを使用した配線パターンデータの計
算や、配線を形成するための露光を省くことができ、再
配置を簡単化して、特に、多数のWSIを製造する場合
においてきわめで有効な技術を提供することができる。
うだけで、不良の要素回路を避けて良品の要素回路同士
を接続する再配置を行うことができる(第10図参照)
。その結果、CADを使用した配線パターンデータの計
算や、配線を形成するための露光を省くことができ、再
配置を簡単化して、特に、多数のWSIを製造する場合
においてきわめで有効な技術を提供することができる。
本発明によれば、要素回路間の配線パターンのデータ処
理や露光を行うことなく、簡単に再配置することができ
る。
理や露光を行うことなく、簡単に再配置することができ
る。
第1図は本発明の原理ブロック図、
第2〜10図は本発明に係るウェハスケール集積回路装
置の一実施例を示す図であり、 第2図はその要素回路に識別番号を付したウェハの平面
図、 第3図はそのウェハ上に搭載を予定している集積回路装
置の一例を示す機能ブロック図、第4図はその理想的な
レイアウト位置を示すウェハの平面図、 第5図はその各要素回路毎に設定する仮の論理番号の割
当て図、 第6図はその1つの要素回路の構成を示す図、第7図は
その各機能ブロック毎の論理番号を示す図、 第8図はその試験および再配置動作を示すフローチャー
ト、 第9図はその試験および再配置動作をまとめた図、 第10図はその再配置を完了したウェハの平面図である
。 L+、Lx・・・・・・配線、 3・・・・・・プログラム部(設定手段)、6・・・・
・・試験回路(試験手段)、−332= 一実施例の各機能ブロック毎の論理番号を示時開平2
置の一実施例を示す図であり、 第2図はその要素回路に識別番号を付したウェハの平面
図、 第3図はそのウェハ上に搭載を予定している集積回路装
置の一例を示す機能ブロック図、第4図はその理想的な
レイアウト位置を示すウェハの平面図、 第5図はその各要素回路毎に設定する仮の論理番号の割
当て図、 第6図はその1つの要素回路の構成を示す図、第7図は
その各機能ブロック毎の論理番号を示す図、 第8図はその試験および再配置動作を示すフローチャー
ト、 第9図はその試験および再配置動作をまとめた図、 第10図はその再配置を完了したウェハの平面図である
。 L+、Lx・・・・・・配線、 3・・・・・・プログラム部(設定手段)、6・・・・
・・試験回路(試験手段)、−332= 一実施例の各機能ブロック毎の論理番号を示時開平2
Claims (1)
- 【特許請求の範囲】 ウェハ上に配列された多数の要素回路と、 該多数の要素回路を一次元的に接続する配線と、要素回
路毎に、予め仮の論理番号を設定する設定手段と、 要素回路内の機能回路を試験する試験手段と、該試験手
段による試験の結果が良好で、かつ自己の要素回路に設
定された仮の論理番号が、前記配線を介して前段の要素
回路から伝えられた番号よりも大きいとき、該伝えられ
た番号に+1した数を自己の要素回路の論理番号として
決定する決定手段と、 該+1した数を前記配線を介して後段の要素回路に出力
する出力手段と、 を備えたことを特徴とするウェハスケール集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041236A JPH02219255A (ja) | 1989-02-20 | 1989-02-20 | ウェハスケール集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041236A JPH02219255A (ja) | 1989-02-20 | 1989-02-20 | ウェハスケール集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02219255A true JPH02219255A (ja) | 1990-08-31 |
Family
ID=12602786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1041236A Pending JPH02219255A (ja) | 1989-02-20 | 1989-02-20 | ウェハスケール集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02219255A (ja) |
-
1989
- 1989-02-20 JP JP1041236A patent/JPH02219255A/ja active Pending
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