JPH07121602A - 半導体集積回路のレイアウト検証装置及び検証方法 - Google Patents
半導体集積回路のレイアウト検証装置及び検証方法Info
- Publication number
- JPH07121602A JPH07121602A JP5289954A JP28995493A JPH07121602A JP H07121602 A JPH07121602 A JP H07121602A JP 5289954 A JP5289954 A JP 5289954A JP 28995493 A JP28995493 A JP 28995493A JP H07121602 A JPH07121602 A JP H07121602A
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- JP
- Japan
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- cells
- integrated circuit
- semiconductor integrated
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Abstract
(57)【要約】
【目的】 半導体集積回路の設計を高効率化して設計期
間を可及的に短縮することが可能な半導体集積回路のレ
イアウト検証装置及び検証方法を提供する。 【構成】 半導体集積回路のレイアウト設計を行う前
に、使用される複数種類のセル同士を隣接して配置した
場合に互いに適合するか否かを、各セルの全ての組み合
わせについてセル同士を互いに左右に入れ替えた場合及
びセルの一方を裏返した状態で互いに左右に入れ替えた
場合について検証しておくことにより、基板への各セル
の配置、配線を速やかに決定することができ、配置のエ
ラーによる再設計などの必要がなくなるため設計期間を
短縮できる。
間を可及的に短縮することが可能な半導体集積回路のレ
イアウト検証装置及び検証方法を提供する。 【構成】 半導体集積回路のレイアウト設計を行う前
に、使用される複数種類のセル同士を隣接して配置した
場合に互いに適合するか否かを、各セルの全ての組み合
わせについてセル同士を互いに左右に入れ替えた場合及
びセルの一方を裏返した状態で互いに左右に入れ替えた
場合について検証しておくことにより、基板への各セル
の配置、配線を速やかに決定することができ、配置のエ
ラーによる再設計などの必要がなくなるため設計期間を
短縮できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に使用
されるセル同士が互いに適合するか否かを検証するため
のレイアウト検証装置及び検証方法に関するものであ
る。
されるセル同士が互いに適合するか否かを検証するため
のレイアウト検証装置及び検証方法に関するものであ
る。
【０００２】
【従来の技術】従来から半導体集積回路を設計するの
に、ＣＡＤなどにて例えば複数種類の論理セルを用途に
応じて用いてレイアウトする方法がある。この方法は、
まず使用するセルを設計若しくは予め設計されたセルの
データをライブラリから選択する。そして、各セル毎
に、物理的、電気的、熱的な影響を他に及ぼさないか、
即ち所謂デザインルールに適合しているかを検証する。
次に、画面上で手動若しくは自動にて基板に各セルを配
置した後、互いに隣接するセル同士が影響を及ぼさない
かを検証し、影響を及ぼす場合には、基板への各セルの
配置、配線を変更して再度画面上で基板に各セルを配置
する作業と、隣接するセル同士の影響を検証する作業と
を繰り返し、場合によっては使用するセルの設計変更を
行い、総合的にデザインルールに適合したら使用するセ
ル及びその配置を確定していた。
に、ＣＡＤなどにて例えば複数種類の論理セルを用途に
応じて用いてレイアウトする方法がある。この方法は、
まず使用するセルを設計若しくは予め設計されたセルの
データをライブラリから選択する。そして、各セル毎
に、物理的、電気的、熱的な影響を他に及ぼさないか、
即ち所謂デザインルールに適合しているかを検証する。
次に、画面上で手動若しくは自動にて基板に各セルを配
置した後、互いに隣接するセル同士が影響を及ぼさない
かを検証し、影響を及ぼす場合には、基板への各セルの
配置、配線を変更して再度画面上で基板に各セルを配置
する作業と、隣接するセル同士の影響を検証する作業と
を繰り返し、場合によっては使用するセルの設計変更を
行い、総合的にデザインルールに適合したら使用するセ
ル及びその配置を確定していた。
【０００３】しかしながら、上記したように実際に基板
に各セルを配置、配線した後、デザインルールを満たし
ているかの検証を行うとセル同士の境界付近でエラーが
起きたときの再配置、再配線が厄介であることから、半
導体集積回路の設計期間が長くなると云う問題があっ
た。
に各セルを配置、配線した後、デザインルールを満たし
ているかの検証を行うとセル同士の境界付近でエラーが
起きたときの再配置、再配線が厄介であることから、半
導体集積回路の設計期間が長くなると云う問題があっ
た。
【０００４】
【発明が解決しようとする課題】本発明は上記したよう
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、半導体集積回路の設計を高効率化して設計期
間を可及的に短縮することが可能な半導体集積回路のレ
イアウト検証装置及び検証方法を提供することにある。
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、半導体集積回路の設計を高効率化して設計期
間を可及的に短縮することが可能な半導体集積回路のレ
イアウト検証装置及び検証方法を提供することにある。
【０００５】
【課題を解決するための手段】上記した目的は本発明に
よれば、作成すべき半導体集積回路に使用される複数種
類のセルを配置した場合に互いに適合するか否かを前記
半導体集積回路の設計前に検証するための半導体集積回
路のレイアウト検証装置であって、前記複数種類のセル
のレイアウトデータを記憶する手段と、前記記憶された
各セルのレイアウトデータから２つのデータを抽出して
実際に前記セル同士を隣接して配置した場合に互いに適
合するか否かを検証する手段とを有し、前記各セルの全
ての組み合わせについて前記検証手段による検証を行う
ことを特徴とするレイアウト検証装置及び前記複数種類
のセルのレイアウトデータから２つのセルレイアウトデ
ータ同士を抽出して実際に前記セル同士を隣接して配置
した場合に互いに適合するか否かを前記各セルの全ての
組み合わせについて前記半導体集積回路の設計前に検証
することを特徴とするレイアウト検証方法を提供するこ
とにより達成される。特に、前記セル同士を互いに左右
に入れ替えた場合及び前記セルの一方を裏返した状態で
互いに左右に入れ替えた場合に互いに適合するか否かを
検証すると良い。
よれば、作成すべき半導体集積回路に使用される複数種
類のセルを配置した場合に互いに適合するか否かを前記
半導体集積回路の設計前に検証するための半導体集積回
路のレイアウト検証装置であって、前記複数種類のセル
のレイアウトデータを記憶する手段と、前記記憶された
各セルのレイアウトデータから２つのデータを抽出して
実際に前記セル同士を隣接して配置した場合に互いに適
合するか否かを検証する手段とを有し、前記各セルの全
ての組み合わせについて前記検証手段による検証を行う
ことを特徴とするレイアウト検証装置及び前記複数種類
のセルのレイアウトデータから２つのセルレイアウトデ
ータ同士を抽出して実際に前記セル同士を隣接して配置
した場合に互いに適合するか否かを前記各セルの全ての
組み合わせについて前記半導体集積回路の設計前に検証
することを特徴とするレイアウト検証方法を提供するこ
とにより達成される。特に、前記セル同士を互いに左右
に入れ替えた場合及び前記セルの一方を裏返した状態で
互いに左右に入れ替えた場合に互いに適合するか否かを
検証すると良い。
【０００６】
【作用】このように、半導体集積回路の複数のセルを用
いてレイアウトを行う前に、使用される複数種類のセル
同士を隣接して配置した場合に互いに適合するか否か
を、各セルの全ての組み合わせについてセル同士を互い
に左右に入れ替えた場合及びセルの一方を裏返した状態
で互いに左右に入れ替えた場合について検証しておくこ
とにより、基板への各セルの配置、配線を速やかに決定
することができる。
いてレイアウトを行う前に、使用される複数種類のセル
同士を隣接して配置した場合に互いに適合するか否か
を、各セルの全ての組み合わせについてセル同士を互い
に左右に入れ替えた場合及びセルの一方を裏返した状態
で互いに左右に入れ替えた場合について検証しておくこ
とにより、基板への各セルの配置、配線を速やかに決定
することができる。
【０００７】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【０００８】図１は、本発明が適用されたレイアウト検
証装置が組み込まれた半導体集積回路の設計装置の構成
を示すブロック図である。本実施例ではスタンダードセ
ルを用いたＬＳＩの設計を行う設計装置について説明す
る。この設計装置は、実際にレイアウト処理などを行う
処理部１と、各種スタンダードセルのレイアウトデータ
や各種部品のレイアウトデータを記憶する記憶部２と、
操作者とのインタフェースとしてのディスプレイ３、キ
ーボード４及びポインティングデバイス５とを有してい
る。ここで、処理部１には、後記する検証処理を行うた
めの検証手段としての検証処理部１ａが設けられてい
る。
証装置が組み込まれた半導体集積回路の設計装置の構成
を示すブロック図である。本実施例ではスタンダードセ
ルを用いたＬＳＩの設計を行う設計装置について説明す
る。この設計装置は、実際にレイアウト処理などを行う
処理部１と、各種スタンダードセルのレイアウトデータ
や各種部品のレイアウトデータを記憶する記憶部２と、
操作者とのインタフェースとしてのディスプレイ３、キ
ーボード４及びポインティングデバイス５とを有してい
る。ここで、処理部１には、後記する検証処理を行うた
めの検証手段としての検証処理部１ａが設けられてい
る。
【０００９】図２は本実施例に於ける検証処理の要部を
説明するフローチャートである。尚、このフローを実行
する前に設計すべきＬＳＩに使用される各スタンダード
セルが選択されており、かつ選択されたスタンダードセ
ルの基板への配置は行われていない。
説明するフローチャートである。尚、このフローを実行
する前に設計すべきＬＳＩに使用される各スタンダード
セルが選択されており、かつ選択されたスタンダードセ
ルの基板への配置は行われていない。
【００１０】まず、ステップ１にて記憶部２に記憶され
た各スタンダードセルのうち、設計すべきＬＳＩに使用
される各スタンダードセルに識別番号を割り振り（図
３）、ステップ２にて識別番号が付与されたスタンダー
ドセルから１種類または２種類のセルを２つ選択する。
そして、ステップ３〜ステップ６にて、選択されたセル
同士を互いに隣接して配置してその配置がデザインルー
ルを満たしているかのレイアウト検証を、セル同士を互
いに左右に入れ替えた場合及びセルの一方を裏返した状
態で互いに左右に入れ替えた場合について検証処理部１
ａで行う。次に、ステップ７にて設計すべきＬＳＩに使
用されるスタンダードセルの全ての組み合わせについて
上記検証を行ったか否かを判断し、全ての組み合わせに
ついて上記検証を行っていなければステップ２に戻り、
行っていればこのルーチンを終了する。また図４に、選
択されたセル同士を互いに左右に入れ替えた場合及びセ
ルの一方を裏返した状態で互いに左右に入れ替えた場合
の配置（４種類）の組み合わせを模式的に示す。
た各スタンダードセルのうち、設計すべきＬＳＩに使用
される各スタンダードセルに識別番号を割り振り（図
３）、ステップ２にて識別番号が付与されたスタンダー
ドセルから１種類または２種類のセルを２つ選択する。
そして、ステップ３〜ステップ６にて、選択されたセル
同士を互いに隣接して配置してその配置がデザインルー
ルを満たしているかのレイアウト検証を、セル同士を互
いに左右に入れ替えた場合及びセルの一方を裏返した状
態で互いに左右に入れ替えた場合について検証処理部１
ａで行う。次に、ステップ７にて設計すべきＬＳＩに使
用されるスタンダードセルの全ての組み合わせについて
上記検証を行ったか否かを判断し、全ての組み合わせに
ついて上記検証を行っていなければステップ２に戻り、
行っていればこのルーチンを終了する。また図４に、選
択されたセル同士を互いに左右に入れ替えた場合及びセ
ルの一方を裏返した状態で互いに左右に入れ替えた場合
の配置（４種類）の組み合わせを模式的に示す。
【００１１】このようにＬＳＩに使用されるスタンダー
ドセルの全ての組み合わせについて上記検証を行った
後、図示されていないが、デザインルールを満たしてい
ない組み合わせが発見されると、その旨をディスプレイ
３に表示し、使用するセルの交換、設計変更若しくはセ
ルの配置時に条件を付加するかなどについて操作者から
の指示を仰ぎ、再度上記ステップ１〜ステップ７の処理
を行う。また、デザインルールを満たしていない組み合
わせが発見されなければ、処理部１にて各セルの基板へ
の配置処理を行う。
ドセルの全ての組み合わせについて上記検証を行った
後、図示されていないが、デザインルールを満たしてい
ない組み合わせが発見されると、その旨をディスプレイ
３に表示し、使用するセルの交換、設計変更若しくはセ
ルの配置時に条件を付加するかなどについて操作者から
の指示を仰ぎ、再度上記ステップ１〜ステップ７の処理
を行う。また、デザインルールを満たしていない組み合
わせが発見されなければ、処理部１にて各セルの基板へ
の配置処理を行う。
【００１２】
【発明の効果】上記した説明により明らかなように、本
発明による半導体集積回路のレイアウト検証装置及び検
証方法によれば、半導体集積回路のレイアウト設計を行
う前に、使用される複数種類のセル同士を隣接して配置
した場合に互いに適合するか否かを、各セルの全ての組
み合わせについてセル同士を互いに左右に入れ替えた場
合及びセルの一方を裏返した状態で互いに左右に入れ替
えた場合について検証しておくことにより、基板への各
セルの配置、配線を速やかに決定することができ、配置
のエラーによる再設計などの必要がなくなるため設計期
間を短縮できる。
発明による半導体集積回路のレイアウト検証装置及び検
証方法によれば、半導体集積回路のレイアウト設計を行
う前に、使用される複数種類のセル同士を隣接して配置
した場合に互いに適合するか否かを、各セルの全ての組
み合わせについてセル同士を互いに左右に入れ替えた場
合及びセルの一方を裏返した状態で互いに左右に入れ替
えた場合について検証しておくことにより、基板への各
セルの配置、配線を速やかに決定することができ、配置
のエラーによる再設計などの必要がなくなるため設計期
間を短縮できる。
【図１】本発明が適用された半導体集積回路の設計装置
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図２】図１の設計装置にて行われるレイアウト検証の
処理手順を示すフローチャートである。
処理手順を示すフローチャートである。
【図３】図１の設計装置にて設計されるＬＳＩに使用さ
れるスタンダードセルに１からｎ迄の識別番号を割り振
った状態を示す説明図である。
れるスタンダードセルに１からｎ迄の識別番号を割り振
った状態を示す説明図である。
【図４】識別番号１、２のスタンダードセルの隣接状態
の組み合わせを示す説明図である。
の組み合わせを示す説明図である。
１ 処理部 １ａ 検証処理部 ２ 記憶部 ３ ディスプレイ ４ キーボード ５ ポインティングデバイス
Claims (4)
- 【請求項１】 作成すべき半導体集積回路に使用され
る複数種類のセルを配置した場合に互いに適合するか否
かを前記半導体集積回路の設計前に検証するための半導
体集積回路のレイアウト検証装置であって、 前記複数種類のセルのレイアウトデータを記憶する手段
と、 前記記憶された各セルのレイアウトデータから２つのデ
ータを抽出して実際に前記セル同士を隣接して配置した
場合に互いに適合するか否かを検証する手段とを有し、 前記各セルの全ての組み合わせについて前記検証手段に
よる検証を行うことを特徴とするレイアウト検証装置。 - 【請求項２】 前記検証手段が、前記セル同士を互い
に左右に入れ替えた場合及び前記セルの一方を裏返した
状態で互いに左右に入れ替えた場合に互いに適合するか
否かを検証することを特徴とする請求項１に記載のレイ
アウト検証装置。 - 【請求項３】 作成すべき半導体集積回路に使用され
る複数種類のセルを配置した場合に互いに適合するか否
かを前記半導体集積回路の設計前に検証するための半導
体集積回路のレイアウト検証方法であって、 前記複数種類のセルのレイアウトデータから２つのセル
レイアウトデータ同士を抽出して実際に前記セル同士を
隣接して配置した場合に互いに適合するか否かを前記各
セルの全ての組み合わせについて前記半導体集積回路の
設計前に検証することを特徴とするレイアウト検証方
法。 - 【請求項４】 前記検証過程が、前記セル同士を互い
に左右に入れ替えた場合及び前記セルの一方を裏返した
状態で互いに左右に入れ替えた場合に互いに適合するか
否かを検証する過程からなることを特徴とする請求項３
に記載のレイアウト検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5289954A JPH07121602A (ja) | 1993-10-25 | 1993-10-25 | 半導体集積回路のレイアウト検証装置及び検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5289954A JPH07121602A (ja) | 1993-10-25 | 1993-10-25 | 半導体集積回路のレイアウト検証装置及び検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07121602A true JPH07121602A (ja) | 1995-05-12 |
Family
ID=17749890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5289954A Withdrawn JPH07121602A (ja) | 1993-10-25 | 1993-10-25 | 半導体集積回路のレイアウト検証装置及び検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121602A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6665086B2 (en) | 1996-11-21 | 2003-12-16 | Ricoh Silicon Valley, Inc. | Automatic and transparent archiving of documents and document information |
| US7170629B2 (en) | 1998-11-13 | 2007-01-30 | Ricoh Company, Ltd. | Automatic and transparent document archiving |
| US7978361B2 (en) | 1996-11-21 | 2011-07-12 | Ricoh Company, Ltd. | Automatic and transparent document archiving |
-
1993
- 1993-10-25 JP JP5289954A patent/JPH07121602A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6665086B2 (en) | 1996-11-21 | 2003-12-16 | Ricoh Silicon Valley, Inc. | Automatic and transparent archiving of documents and document information |
| US7978361B2 (en) | 1996-11-21 | 2011-07-12 | Ricoh Company, Ltd. | Automatic and transparent document archiving |
| US7170629B2 (en) | 1998-11-13 | 2007-01-30 | Ricoh Company, Ltd. | Automatic and transparent document archiving |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |