JPH02220090A - 薄膜エレクトロルミネッセンスパネル用駆動回路網 - Google Patents
薄膜エレクトロルミネッセンスパネル用駆動回路網Info
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- JPH02220090A JPH02220090A JP1324097A JP32409789A JPH02220090A JP H02220090 A JPH02220090 A JP H02220090A JP 1324097 A JP1324097 A JP 1324097A JP 32409789 A JP32409789 A JP 32409789A JP H02220090 A JPH02220090 A JP H02220090A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は薄膜エレクトロルミネッセンスパネル駆動用回
路網、特にビデオ入力フレーム速度を変更することなく
ビデオ帯域幅を大きくすると共に、フレームリフレッシ
ュ速度を高めるために分割構成としたスクリーンを有す
る平坦パネル用のビデオフレーム捕獲バッファを具えて
いる駆動回路網に関するものである。
路網、特にビデオ入力フレーム速度を変更することなく
ビデオ帯域幅を大きくすると共に、フレームリフレッシ
ュ速度を高めるために分割構成としたスクリーンを有す
る平坦パネル用のビデオフレーム捕獲バッファを具えて
いる駆動回路網に関するものである。
薄膜エレクトロルミネッセンス（ＴＦＥＬ）パネルは走
査電極とデータ電極の視野交点によって規定される画素
点にて発光させるために薄膜エレクトロルミネッセンス
薄層構体を挟む直交配置した走査及びデータ電極組を具
えている。これらのＴＦＥＬパネルは慣例の陰極線管と
同じように慣例のビデオデータ信号を受は入れる。ＣＲ
Ｔにはそれを走査する方法が採られるために、ビデオデ
ータは直列に入力され、この直列人力に対する慣例のフ
レーム受信速度は通常毎秒当り約６０サイクルである。
査電極とデータ電極の視野交点によって規定される画素
点にて発光させるために薄膜エレクトロルミネッセンス
薄層構体を挟む直交配置した走査及びデータ電極組を具
えている。これらのＴＦＥＬパネルは慣例の陰極線管と
同じように慣例のビデオデータ信号を受は入れる。ＣＲ
Ｔにはそれを走査する方法が採られるために、ビデオデ
ータは直列に入力され、この直列人力に対する慣例のフ
レーム受信速度は通常毎秒当り約６０サイクルである。
しかし、ＴＦＥＬスクリーンではこの直列入力ビデオデ
ータの制限を受ける必要はない。
ータの制限を受ける必要はない。
その理由はスクリーンを幾つもの分割構成とするため、
データを２個所以上の個所にて同時にスクリーンに書込
ませることができるからである。斯種のスクリーン構成
の一例は米国特許第４．７３９．３２０号に開示さてい
る。これに開示されている装置ではデータ電極を上と下
の相補対の組に分け、これらの電極組の対を一方をスク
リーンの半分よりも少なくし、他方を多くするか、又は
その逆としている。この構成ではパネルの上と下半分に
データを同時に書込むことができる。パネルの異なる区
分への同時書込みは実際上パネル駆動器（ドライバ）Ｉ
Ｃに必要とされるデータ速度よりもゆっくり行なうこと
ができる。これは１フレ一ム全体を書込むのに必要な時
間が短くるからである。
データを２個所以上の個所にて同時にスクリーンに書込
ませることができるからである。斯種のスクリーン構成
の一例は米国特許第４．７３９．３２０号に開示さてい
る。これに開示されている装置ではデータ電極を上と下
の相補対の組に分け、これらの電極組の対を一方をスク
リーンの半分よりも少なくし、他方を多くするか、又は
その逆としている。この構成ではパネルの上と下半分に
データを同時に書込むことができる。パネルの異なる区
分への同時書込みは実際上パネル駆動器（ドライバ）Ｉ
Ｃに必要とされるデータ速度よりもゆっくり行なうこと
ができる。これは１フレ一ム全体を書込むのに必要な時
間が短くるからである。
発明の概要
ビデオフレームバッファを用いる交流駆動のＴＦＥＬパ
ネル用駆動回路網は独立して駆動されるｎ組のデータ電
極を具えている。各ｎ組のデータ電極にはビデオデータ
を記憶させるバッファを設け、又周波数がｆ、の各クロ
ックパルス当りｍビットの速度でデータをバッファに記
憶させるためにクロック手段を設ける。バッファからは
前記周波数ｆｌよりも低い異なる周波数ｆ２の各クロッ
クパルス当りｍ×ｎビットの速度でデータが抽出される
。
ネル用駆動回路網は独立して駆動されるｎ組のデータ電
極を具えている。各ｎ組のデータ電極にはビデオデータ
を記憶させるバッファを設け、又周波数がｆ、の各クロ
ックパルス当りｍビットの速度でデータをバッファに記
憶させるためにクロック手段を設ける。バッファからは
前記周波数ｆｌよりも低い異なる周波数ｆ２の各クロッ
クパルス当りｍ×ｎビットの速度でデータが抽出される
。
直列ビデオデータはｍ個の出力（ビデオデータの１ビッ
ト当り１個）を有しているシフトレジスタに入る。ｍ個
の出力はラッチ回路にてラッチされて最終的にバッファ
に転送される。ビデオデータは公称ビデオデータ速度で
シフトレジスタに入り、そして前記公称ビデオデータ速
度をビット数で割った速度、即ち直列データクロック周
波数をｍで割った速度でラッチ回路にてラッチされる。
ト当り１個）を有しているシフトレジスタに入る。ｍ個
の出力はラッチ回路にてラッチされて最終的にバッファ
に転送される。ビデオデータは公称ビデオデータ速度で
シフトレジスタに入り、そして前記公称ビデオデータ速
度をビット数で割った速度、即ち直列データクロック周
波数をｍで割った速度でラッチ回路にてラッチされる。
ラッチ回路のｍ個の出力は論理制御回路によって適当な
バッファに発送され、それらの出力はシフトレジスタに
記憶され、ついでバッファメモリに書込まれる。他に論
理回路はバッファメモリからデータを読取って、そのデ
ータを適当な時間に適当な組のドライバに供給する。ビ
デオデータはバッファメモから並列に読取られてスクリ
ーンの異なる部分に同時に供給されるため、スクリーン
分割構成のＴＦＥＬ平坦パネルに対する実効続出速度は
直列入力ビデオデータ速度よりも高（することができる
。これはバッファの書込み及び読出しを非同期的に行な
うことができるからである。従って、直列データがパネ
ル駆動用回路網に７０ＭＨｚの速度で入り、しかもその
直列データがバッファを介して６ ＭＨｚの速度、即ち
、−度に１６ビツトの速度で読出される場合には、デー
タがパネルに供給される実効速度が９６Ｍｔｌｚとなる
。これによりパネルに対するフレームのリフレッシュ速
度を高めることができ、従って輝度制御をすることがで
きる。その理由は、パネルの輝度がリフレッシヨ速度に
直接関係するからである。この輝度制御は駆動回路網の
入力端子に直列入力ビデオデータが供給される速度を変
えることなく行なうことができる。
バッファに発送され、それらの出力はシフトレジスタに
記憶され、ついでバッファメモリに書込まれる。他に論
理回路はバッファメモリからデータを読取って、そのデ
ータを適当な時間に適当な組のドライバに供給する。ビ
デオデータはバッファメモから並列に読取られてスクリ
ーンの異なる部分に同時に供給されるため、スクリーン
分割構成のＴＦＥＬ平坦パネルに対する実効続出速度は
直列入力ビデオデータ速度よりも高（することができる
。これはバッファの書込み及び読出しを非同期的に行な
うことができるからである。従って、直列データがパネ
ル駆動用回路網に７０ＭＨｚの速度で入り、しかもその
直列データがバッファを介して６ ＭＨｚの速度、即ち
、−度に１６ビツトの速度で読出される場合には、デー
タがパネルに供給される実効速度が９６Ｍｔｌｚとなる
。これによりパネルに対するフレームのリフレッシュ速
度を高めることができ、従って輝度制御をすることがで
きる。その理由は、パネルの輝度がリフレッシヨ速度に
直接関係するからである。この輝度制御は駆動回路網の
入力端子に直列入力ビデオデータが供給される速度を変
えることなく行なうことができる。
本発明の主目的は通常直列ビデオデータ源から入手し得
るビデオデータのフレーム繰返し速度以上にその繰返し
速度を有効に高めるためにビデオフレームバッファを用
いる平坦なＴＦＥＬパネルデイスプレィ用の駆動回路網
を提供することにある。
るビデオデータのフレーム繰返し速度以上にその繰返し
速度を有効に高めるためにビデオフレームバッファを用
いる平坦なＴＦＥＬパネルデイスプレィ用の駆動回路網
を提供することにある。
本発明の他の目的は非同期読取及び書込機能を有してお
り、直列入力ビデオデータを並列データに変換し、分割
スクリーンデイスプレィ装置にデータを供給し得る速度
を高めるビデオデータフレームバッファを提供すること
にある。
り、直列入力ビデオデータを並列データに変換し、分割
スクリーンデイスプレィ装置にデータを供給し得る速度
を高めるビデオデータフレームバッファを提供すること
にある。
さらに本発明の他の目的は人力ビデオデータ速度を変更
することなく、分割スクリーンのＴＦＥＬデイスプレィ
のフレームリフレッシニ速度を高めることにある。
することなく、分割スクリーンのＴＦＥＬデイスプレィ
のフレームリフレッシニ速度を高めることにある。
以下実施例について図面を参照して説明するに、先ず第
２図ではビデオデータ入カライン１０をシフトレジスタ
１２に接続する。このシフトレジスタ１２はビデオクロ
ック（図示せず）からの入力ライン１４を有しており、
ビデオクロックはビデオデータをシフトレジスタに周波
数ｆ０で１ビツトづつロードさせる。シフトレジスタは
分周ビデオクロックライン１８における分周ビデオクロ
ック信号に応答してラッチ回路１６にてラッチされる４
つの出力端子を有している。分周ビデオクロック入力信
号の周波数はビデオクロック周波数ｆ０をシフトレジス
タの出力ビツト数、この場合には４で分周した周波数と
する。即ち、分周ビデオクロツタ入力の周波数ｆ１はｆ
０／４に等しくする。ラッチ回路１６からの４ビツトは
４つの区分を有しているビデオＲＡＭ２０ニ供給する。
２図ではビデオデータ入カライン１０をシフトレジスタ
１２に接続する。このシフトレジスタ１２はビデオクロ
ック（図示せず）からの入力ライン１４を有しており、
ビデオクロックはビデオデータをシフトレジスタに周波
数ｆ０で１ビツトづつロードさせる。シフトレジスタは
分周ビデオクロックライン１８における分周ビデオクロ
ック信号に応答してラッチ回路１６にてラッチされる４
つの出力端子を有している。分周ビデオクロック入力信
号の周波数はビデオクロック周波数ｆ０をシフトレジス
タの出力ビツト数、この場合には４で分周した周波数と
する。即ち、分周ビデオクロツタ入力の周波数ｆ１はｆ
０／４に等しくする。ラッチ回路１６からの４ビツトは
４つの区分を有しているビデオＲＡＭ２０ニ供給する。
左上（ＤＶＤＲＡＭ２２をＴＦＥＬ／（ネル用の左上の
駆動器（ドライバ）２４に接続する。
駆動器（ドライバ）２４に接続する。
これらのドライバ２４はパネルの左上の象限における列
、即ちデータ電極用のものである。同様に右上のＶ Ｄ
ＲＡ Ｍ２６を右上用のドライバ２８に接続する。又
、左下のＶ Ｄ ＲＡ Ｍ２Ｏを左下用のドライバ３２
に接続し、右下ＶＤＲＡＭ３４を右下用のドライバ３６
に接続する。
、即ちデータ電極用のものである。同様に右上のＶ Ｄ
ＲＡ Ｍ２６を右上用のドライバ２８に接続する。又
、左下のＶ Ｄ ＲＡ Ｍ２Ｏを左下用のドライバ３２
に接続し、右下ＶＤＲＡＭ３４を右下用のドライバ３６
に接続する。
各ＶＤＲＡＭ （バフ７７メ％す） ２２．２６．３０
及び３４はシフトレジスタとランダムアクセスメモリと
を具えている。ラッチ回路１６からのデータは論理制御
回路３８によって適当なＶＤＲＡＭのシフトレジスタに
そのラッチを経てロードされる。シフトレジスタが充満
される（シフトレジスタが２行のデータを含む）と、デ
ータはメモリへと転送される。データはこのメモリから
読取られて、適当な組のドライバ２４．２８．３２又は
３６へと転送される。
及び３４はシフトレジスタとランダムアクセスメモリと
を具えている。ラッチ回路１６からのデータは論理制御
回路３８によって適当なＶＤＲＡＭのシフトレジスタに
そのラッチを経てロードされる。シフトレジスタが充満
される（シフトレジスタが２行のデータを含む）と、デ
ータはメモリへと転送される。データはこのメモリから
読取られて、適当な組のドライバ２４．２８．３２又は
３６へと転送される。
論理制御回路３８はビデオデータをシフトレジスタにロ
ードさせ、ついでそのデータをメモリに書込ませ、そし
てメモリからデータ出力を読取らせる。
ードさせ、ついでそのデータをメモリに書込ませ、そし
てメモリからデータ出力を読取らせる。
論理制御回路３８を第１図にもっと詳細に示しである。
第１図のデータ入力ライン４０はラッチ１６の出力端子
に相当する。この入力データライン４０をビデオＲＡＭ
２０に接続し、このＲＡＭの出力端子をデータ出力回路
４２に接続する。このデータ出力回路４２はラッチ及び
４組の列電極ドライバ２４．２８゜３２及び３６を表わ
すものである。データ出力回路４２の集合出力は６ Ｍ
）＋２の速度でクロックされる１６ビツトの列データで
ある。コントラストによっては、データを４ビツト／ク
ロツクで２０ＭＨｚの速度でビデオＲＡＭ２０に人力さ
せることができる。ここで再び第２図を参照するに、ビ
デオクロックライン１４によって決められる直列入力デ
ータは例えば７０ＭＨｚ程度である。従って、直列入力
データから１６ビツトの並列出力データへの変換はデー
タを高速度で処理することになる。実効出力データ速度
は７０Ｍ）＋２の入力データ速度に較べて６ＭＨｚ ｘ
１５ビット、即ち９６ＭＨｚである。列電極を独立して
駆動させることにより１６ビツトのデータを同時に処理
することができる。従って、クロック速度が低くなるに
つれて各出力クロックパルス毎に処理されるデータが多
くなり、パネルに対するフレームリフレッシコ速度が高
くなる。これによりリフレッシュ速度に依存するパネル
に対する輝度制御をすることができる。
に相当する。この入力データライン４０をビデオＲＡＭ
２０に接続し、このＲＡＭの出力端子をデータ出力回路
４２に接続する。このデータ出力回路４２はラッチ及び
４組の列電極ドライバ２４．２８゜３２及び３６を表わ
すものである。データ出力回路４２の集合出力は６ Ｍ
）＋２の速度でクロックされる１６ビツトの列データで
ある。コントラストによっては、データを４ビツト／ク
ロツクで２０ＭＨｚの速度でビデオＲＡＭ２０に人力さ
せることができる。ここで再び第２図を参照するに、ビ
デオクロックライン１４によって決められる直列入力デ
ータは例えば７０ＭＨｚ程度である。従って、直列入力
データから１６ビツトの並列出力データへの変換はデー
タを高速度で処理することになる。実効出力データ速度
は７０Ｍ）＋２の入力データ速度に較べて６ＭＨｚ ｘ
１５ビット、即ち９６ＭＨｚである。列電極を独立して
駆動させることにより１６ビツトのデータを同時に処理
することができる。従って、クロック速度が低くなるに
つれて各出力クロックパルス毎に処理されるデータが多
くなり、パネルに対するフレームリフレッシコ速度が高
くなる。これによりリフレッシュ速度に依存するパネル
に対する輝度制御をすることができる。
上述したように、ビデオＲＡＭ２０は４つの別個のユニ
ツ）２２．２６．３０及び３４を具えており、これらの
各ユニットはシフトレジスタ及びランダムアクセスメモ
リを具えている。書込制御回路４４は遅延水平同期信号
、遅延垂直同期信号及びビデオクロックの１／４分周信
号に対する入力端子を具えている。遅延水平同期信号は
１フレームに対する画素データの開始時点を示し、又遅
延垂直同期信号はｌラインの画素データの開始時点を示
す。書込制御回路４４はビデオデータを正しいＶＤＲＡ
Ｍ２２゜２６、３０又は３４に記憶させる「シフトクロ
ック」出力ラインを有している。データをメモＩＪ ｉ
分に転送する前に各ＶＤＲＡＭの各シフトレジスタに２
行のデータを記憶させることができる。なお、メモリ部
分へのデータ転送はＶＤＲＡＭ制御回路４６によって行
なう。１組の書込アドレスカウンタ４８は個々のＶＤＲ
ＡＭのシフトレジスタからのデータを記憶させる正しい
メモリ位置に対するアドレスを供給する。読取制御回路
５０はＶＤＲＡＭ制御回路４６に命令して、ＶＤＲＡＭ
のメモリ部分からのデータを読取らせると共に、行デー
タに対するこのような読取りの回数を制御する。データ
は上述したように、４つの１６ビツトワードで読取られ
る。読取制御回路５０は正しく読取ったアドレスに対し
てアドレスカウンタ５２も制御する。これらのアドレス
カウンタは書込アドレスカウンタ４８と同様にデータを
読取るためにＤＶＤＲＡＭにおける正しいメモリ位置の
アドレスを供給すると共に、ＶＤＲＡＭからのデータを
データ出力回路４２に供給する。ライン終了兼フレーム
終了タイミング回路５４は、データが列ドライバに一定
の速度で記憶されなくなったら、ＴＦＥＬパネルへの書
込みのタイミング基準を一定にするためのものである。
ツ）２２．２６．３０及び３４を具えており、これらの
各ユニットはシフトレジスタ及びランダムアクセスメモ
リを具えている。書込制御回路４４は遅延水平同期信号
、遅延垂直同期信号及びビデオクロックの１／４分周信
号に対する入力端子を具えている。遅延水平同期信号は
１フレームに対する画素データの開始時点を示し、又遅
延垂直同期信号はｌラインの画素データの開始時点を示
す。書込制御回路４４はビデオデータを正しいＶＤＲＡ
Ｍ２２゜２６、３０又は３４に記憶させる「シフトクロ
ック」出力ラインを有している。データをメモＩＪ ｉ
分に転送する前に各ＶＤＲＡＭの各シフトレジスタに２
行のデータを記憶させることができる。なお、メモリ部
分へのデータ転送はＶＤＲＡＭ制御回路４６によって行
なう。１組の書込アドレスカウンタ４８は個々のＶＤＲ
ＡＭのシフトレジスタからのデータを記憶させる正しい
メモリ位置に対するアドレスを供給する。読取制御回路
５０はＶＤＲＡＭ制御回路４６に命令して、ＶＤＲＡＭ
のメモリ部分からのデータを読取らせると共に、行デー
タに対するこのような読取りの回数を制御する。データ
は上述したように、４つの１６ビツトワードで読取られ
る。読取制御回路５０は正しく読取ったアドレスに対し
てアドレスカウンタ５２も制御する。これらのアドレス
カウンタは書込アドレスカウンタ４８と同様にデータを
読取るためにＤＶＤＲＡＭにおける正しいメモリ位置の
アドレスを供給すると共に、ＶＤＲＡＭからのデータを
データ出力回路４２に供給する。ライン終了兼フレーム
終了タイミング回路５４は、データが列ドライバに一定
の速度で記憶されなくなったら、ＴＦＥＬパネルへの書
込みのタイミング基準を一定にするためのものである。
又、このタイミング回路は読取アドレスカウンタ５２も
制御する。列データクロツタ回路５６は列ドライバ用の
シフトクロックを発生する。これらのクロックはデータ
と同期するため、列ドライバに供給されるデータの有効
性をこれらのクロックにより確認される。ビデオＲＡＭ
２０への全てのアクセスは、リフレッシュ、シフトレジ
スタからメモリへのデータ転送、入力に対するシフトレ
ジスタの設定及びメモリの読取りを実効させるＶＤＲＡ
Ｍ制御回路４６により制御する。なお、ここに云うシフ
トレジスタからメモリへのデータ転送とは書込機能のこ
とである。
制御する。列データクロツタ回路５６は列ドライバ用の
シフトクロックを発生する。これらのクロックはデータ
と同期するため、列ドライバに供給されるデータの有効
性をこれらのクロックにより確認される。ビデオＲＡＭ
２０への全てのアクセスは、リフレッシュ、シフトレジ
スタからメモリへのデータ転送、入力に対するシフトレ
ジスタの設定及びメモリの読取りを実効させるＶＤＲＡ
Ｍ制御回路４６により制御する。なお、ここに云うシフ
トレジスタからメモリへのデータ転送とは書込機能のこ
とである。
実施例では、ビデオＲＡＭ２０からデータをロードさせ
るためにデータ電極を４象限、即ち左上、右上、左下及
び右下に分けた。又、シフトレジスタ１２での直−並列
変換は各クロックパルス当り４ビツトの速度で行う。し
かし、実際に役立てることのできるように、データ電極
の独立組の数は多数とすることができ、各クロックパル
ス当りのビット数は４ビツト以上とすることができる。
るためにデータ電極を４象限、即ち左上、右上、左下及
び右下に分けた。又、シフトレジスタ１２での直−並列
変換は各クロックパルス当り４ビツトの速度で行う。し
かし、実際に役立てることのできるように、データ電極
の独立組の数は多数とすることができ、各クロックパル
ス当りのビット数は４ビツト以上とすることができる。
従って、一般にはデータ電極の組数をｎ個とすることが
でき、又データは各クロックパルス当りｍビットの速度
でビデオＲＡＭに入力させることができる。このような
場合にはＶＤＲＡＭバッファからの出力データの速度は
各クロックパルス当りｎ×型となり、この場合の出力ク
ロックパルス速度は人力クロックパルス速度よりも低い
。
でき、又データは各クロックパルス当りｍビットの速度
でビデオＲＡＭに入力させることができる。このような
場合にはＶＤＲＡＭバッファからの出力データの速度は
各クロックパルス当りｎ×型となり、この場合の出力ク
ロックパルス速度は人力クロックパルス速度よりも低い
。
本発明は上述した例のみに限定されるものでなく、幾多
の変更を加え得ること勿論である。
の変更を加え得ること勿論である。
第１図は本発明を用いるデータ電極用駆動回路網の一例
を示すブロック図； 第２図は第１図のビデオＲＡＭ及びデータ出力部を示す
ブロック図である。 １０・・・ビデオデータ人カライン １２・・・シフトレジスタ １４・・・ビデオクロックライン １６・・・ラッチ回路 １８・・・分周ビデオクロックライン ２０・・・ビデオＲＡＭ ２２．２６．３４．３６ ・・・ｌ／ＤＲＡＭ（ｂｙ
７ ｙ ｙ’ ％ Ｊ）２４、２８．３２．３６・・・
データ（列）電極用駆動器３８・・・論理回路 ４０・・・データライン ４２・・・データ出力回路 ４４・・・書込制御回路 ４６・・・ＶＤＲＡＭ制御回路 ４８・・・書込アドレスカウンタ ５０・・・読取制御回路 ５２・・・アドレスカウンタ ５４・・・ライン終了兼フレーム終了タイミング回路５
６・・・列ラインクロック回路
を示すブロック図； 第２図は第１図のビデオＲＡＭ及びデータ出力部を示す
ブロック図である。 １０・・・ビデオデータ人カライン １２・・・シフトレジスタ １４・・・ビデオクロックライン １６・・・ラッチ回路 １８・・・分周ビデオクロックライン ２０・・・ビデオＲＡＭ ２２．２６．３４．３６ ・・・ｌ／ＤＲＡＭ（ｂｙ
７ ｙ ｙ’ ％ Ｊ）２４、２８．３２．３６・・・
データ（列）電極用駆動器３８・・・論理回路 ４０・・・データライン ４２・・・データ出力回路 ４４・・・書込制御回路 ４６・・・ＶＤＲＡＭ制御回路 ４８・・・書込アドレスカウンタ ５０・・・読取制御回路 ５２・・・アドレスカウンタ ５４・・・ライン終了兼フレーム終了タイミング回路５
６・・・列ラインクロック回路
Claims (1)
- 【特許請求の範囲】 １、エレクトロルミネッセンス薄層構体を挟む直交配置
した走査用及びデータ用の電極組を有している交流駆動
の薄膜エレクトロルミネッセンスパネル用駆動回路網が
； （ａ）独立して駆動されるｎ組の前記データ電極と； （ｂ）前記各電極組に対するビデオデータ記憶用のバッ
ファメモリと； （ｃ）クロックパルスの周波数をｆ＿１とする各クロッ
クパルス当りｍビットの速度で前記ビデオデータを前記
バッファメモリに記憶させるクロック手段と； （ｄ）周波数が前記周波数ｆ＿１よりも小さい周波数ｆ
＿２の各クロックパルス当りｍ×ｎビットの速度で前記
ビデオデータを前記バッファメモリから抽出するデータ
出力手段； とを具えていることを特徴とする薄膜エレ クトロルミネッセンスパネル用駆動回路網。 ２、前記各バッファメモリがランダムアクセスメモリに
接続したシフトレジスタを含むことを特徴とする請求項
１に記載の駆動回路網。 ３、前記クロック手段が直列入力ビデオデータを周波数
ｆ＿０で受信するシフトレジスタと、該シフトレジスタ
の出力端子に接続され、前記ｍビットのビデオデータを
ｆ＿０／ｍに相当する前記周波数ｆ＿１でラッチするた
めのラッチ回路とを含むことを特徴とする請求項１に記
載の駆動回路網。 ４、前記ｎを４としたことを特徴とする請求項１に記載
の駆動回路網。 ５、前記ｍを４としたことを特徴とする請求項４に記載
の駆動回路網。 ６、交流駆動の薄膜エレクトロルミネッセンスパネルの
データ電極にビデオデータを供給する方法が： （ａ）データ電極をｎ組の独立して駆動される電極に分
ける工程と； （ｂ）前記各電極組に対してバッファメモリを設ける工
程と； （ｃ）直列入力ビデオデータをｍビットの並列データバ
イトに変換する工程と； （ｄ）前記ｍビットのデータバイトを前記バッファメモ
リの選択したメモリ位置に記憶させる工程と； （ｅ）前記バッファメモリを各クロックパルス当りｍ×
ｎビットの速度で読取って、前記データを前記データ電
極駆動用の増幅手段に転送する工程； とを具えていることを特徴とする薄膜エレ クトロルミネッセンスパネルのデータ電極へのビデオデ
ータ供給方法。 ７、前記直列ビデオデータを周波数ｆ＿０でシフトレジ
スタにクロックさせ、且つ前記工程（ｃ）が、ｆ＿０／
ｍに相当するｆ＿１の周波数で前記ビデオデータのｍビ
ットをラッチ回路にてラッチする工程を含むことを特徴
とする請求項５に記載の方法。 ８、前記工程（ｅ）におけるクロックパルスの速度を前
記周波数ｆ＿１よりも低い周波数ｆ＿２とすることを特
徴とする請求項７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/286,231 US5010325A (en) | 1988-12-19 | 1988-12-19 | Driving network for TFEL panel employing a video frame buffer |
| US286231 | 1988-12-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02220090A true JPH02220090A (ja) | 1990-09-03 |
Family
ID=23097665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324097A Pending JPH02220090A (ja) | 1988-12-19 | 1989-12-15 | 薄膜エレクトロルミネッセンスパネル用駆動回路網 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5010325A (ja) |
| JP (1) | JPH02220090A (ja) |
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-
1989
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Also Published As
| Publication number | Publication date |
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