JPH02222033A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPH02222033A JPH02222033A JP1043719A JP4371989A JPH02222033A JP H02222033 A JPH02222033 A JP H02222033A JP 1043719 A JP1043719 A JP 1043719A JP 4371989 A JP4371989 A JP 4371989A JP H02222033 A JPH02222033 A JP H02222033A
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- JP
- Japan
- Prior art keywords
- gate
- output
- bit
- signal
- input
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル信号処理回路で用いられる乗算器
に関するものである。
に関するものである。
従来の技術
ディジタルデータ同志の乗算を行なうディジタル乗算器
については、従来より多くの方式が提案されている。そ
れらを大別すると、並列乗算器。
については、従来より多くの方式が提案されている。そ
れらを大別すると、並列乗算器。
直並列乗算器、ＲＯＭ乗算器となる。
並列乗算器は高速だが回路規模が大きい。ＲＯＭ乗算器
も高速だが乗数、被乗数のビット数が大きくなると回路
規模が極端に大きくなる。直並列乗算器は演算速度は遅
いが回路規模は比較的小さいというメリットがある。
も高速だが乗数、被乗数のビット数が大きくなると回路
規模が極端に大きくなる。直並列乗算器は演算速度は遅
いが回路規模は比較的小さいというメリットがある。
以下に、従来の直並列乗算器について説明する。
第３図はこの従来の乗算器の回路構成図である。
第３図において、１は第１から第ｍのＡＮＤゲート、２
は第１から第ｍ−１の全加算器、３は第１から第ｍ−１
のＤフリップフロップ、４は第ｍから第２ｍ−２のＤフ
リップフロップである。
は第１から第ｍ−１の全加算器、３は第１から第ｍ−１
のＤフリップフロップ、４は第ｍから第２ｍ−２のＤフ
リップフロップである。
以上のように構成された乗算器について、以下その動作
について説明する。
について説明する。
初期状態では全てのＤフリップフロップ３はリセットさ
れている。第１から第ｍのＡＮＤゲート１の第２の入力
信号として正数である被乗数の第１（最下位）ピッ）Ｘ
＋から第ｍ（最上位）ビットＸ、がそれぞれ与えられて
いる。今、単位クロック毎に正数である乗数を最下位ビ
ットから順に入力し、その後Ｏを乗数のビット数ｍと同
数だけ入力する。第１から第ｍのＡＮＤゲート１の出力
信号はまず乗数の最下位ピッ）Ｙ＋が入力されると、そ
れぞれＸ Ｉｙｌ、 Ｘ ２ Ｙ＋、・・・Ｘ −Ｙ
１となり、乗数の第にビット（１≦に≦ｎ）が入力さ
れると、それぞれＸ ＋ Ｙ−、Ｘ ２ Ｙｈ＋ ・
・・Ｘ −Ｙ ｋとなる。つまり第１から第ｍのＡＮＤ
ゲートエの出力には乗算の部分積があられれる。第１か
ら第ｍ−１の全加算器２と第１から第ｍ−１のＤフリッ
プフロップ３はこの部分積を単位クロック毎に順次ビッ
トシフトしながら加算していく。ただし全加算器のキャ
リー出力信号は、直接上位の全加算器に送られるのでは
なく、−度第ｍから第２ｍ−２のＤフリップフロップ４
に蓄えられ、次の単位クロックで、上位桁の加算へキャ
リー入力信号として足し込まれる。こうして第１の全加
算器の出力には積が最下位ビットから順に得られる。
れている。第１から第ｍのＡＮＤゲート１の第２の入力
信号として正数である被乗数の第１（最下位）ピッ）Ｘ
＋から第ｍ（最上位）ビットＸ、がそれぞれ与えられて
いる。今、単位クロック毎に正数である乗数を最下位ビ
ットから順に入力し、その後Ｏを乗数のビット数ｍと同
数だけ入力する。第１から第ｍのＡＮＤゲート１の出力
信号はまず乗数の最下位ピッ）Ｙ＋が入力されると、そ
れぞれＸ Ｉｙｌ、 Ｘ ２ Ｙ＋、・・・Ｘ −Ｙ
１となり、乗数の第にビット（１≦に≦ｎ）が入力さ
れると、それぞれＸ ＋ Ｙ−、Ｘ ２ Ｙｈ＋ ・
・・Ｘ −Ｙ ｋとなる。つまり第１から第ｍのＡＮＤ
ゲートエの出力には乗算の部分積があられれる。第１か
ら第ｍ−１の全加算器２と第１から第ｍ−１のＤフリッ
プフロップ３はこの部分積を単位クロック毎に順次ビッ
トシフトしながら加算していく。ただし全加算器のキャ
リー出力信号は、直接上位の全加算器に送られるのでは
なく、−度第ｍから第２ｍ−２のＤフリップフロップ４
に蓄えられ、次の単位クロックで、上位桁の加算へキャ
リー入力信号として足し込まれる。こうして第１の全加
算器の出力には積が最下位ビットから順に得られる。
第４図はｍ ＝ ４＋ ｎ ＝ ３のときの従来の直
並列乗算器の動作を示す模式図である。第４図において
はクロックＯからクロック６、すなわち初期状態から単
位クロックが６クロツク入力されるまでに第１から第４
のＡＮＤゲートにあられれる部分積が示されている。＋
は全加算器での加算を、−ｍ−はキャリ信号の流れを示
している。また、ＰｌからＰ７は順次出力される積を表
している。第４図から、この乗算器の出力が、部分積の
和となっていることが分かる。
並列乗算器の動作を示す模式図である。第４図において
はクロックＯからクロック６、すなわち初期状態から単
位クロックが６クロツク入力されるまでに第１から第４
のＡＮＤゲートにあられれる部分積が示されている。＋
は全加算器での加算を、−ｍ−はキャリ信号の流れを示
している。また、ＰｌからＰ７は順次出力される積を表
している。第４図から、この乗算器の出力が、部分積の
和となっていることが分かる。
発明が解決しようとする課題
しかしながら上記の従来の構成では、積のビット数とし
て、被乗数と同じｍビットを要求する場合、出力された
ｍ＋ｎビットの積に対して改めて丸め演算を施さねばな
らず、そのためにハードウェアを追加しなければならな
いという問題点を有していた。
て、被乗数と同じｍビットを要求する場合、出力された
ｍ＋ｎビットの積に対して改めて丸め演算を施さねばな
らず、そのためにハードウェアを追加しなければならな
いという問題点を有していた。
本発明は上記従来の問題点を解決するもので、丸め演算
を施された、被乗数と同じビット数の積を得ることので
きる乗算器を提供することを目的とする。
を施された、被乗数と同じビット数の積を得ることので
きる乗算器を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明の乗算器は、入力され
たｎビットのシリアルデータである乗数及びｍビットの
“°０”を共通に第１の入力信号とし、入力されたｍビ
ットのパラレルデータである被乗数の第１ビットから第
ｍビットをそれぞれ第２の入力とする第１から第ｍのＡ
ＮＤゲートと、第２ｍ−１の単位遅延器と、前記第２ｍ
−１の単位遅延器の出力信号を第１の入力信号とし、ｎ
ビットの“′０”次いで１”及びｍ−１ビットの“０゛
″が前記シリアルデータと同期して与えられるタイミン
グ信号を第２の入力信号とする第ｍ＋１のＡＮＤゲート
と、前記第１のＡＮＤゲートの出力信号を第１の入力信
号とし、前記第ｍ＋１のＡＮＤゲートの出力信号を第２
の入力信号とするＯＲゲートと、前記ＯＲゲートの出力
信号を第１の入力信号とし、第１の単位遅延器の出力信
号を第２の入力信号とし、第ｍの単位遅延器の出力信号
をキャリー入力信号、とし、その出力を前記２ｍ−１の
単位遅延器に与える第１の全加算器と、前記第２から第
ｍ−１のＡＮＤゲートの出力信号をそれぞれ第１の入力
信号とし、第２から第ｍ−１の単位遅延器の出力信号を
それぞれ第２の入力信号とし、第ｍ＋１から第２ｍ−２
の単位遅延器の出力信号をそれぞれキャリー入力信号と
し、その出力を前記第１〜第ｍ−２の単位遅延器に夫々
与える第２から第ｍ−１の全加算器と、前記第ｍのＡＮ
Ｄゲートの出力信号を入力信号とする第ｍ−１の単位遅
延器と、前記第１から第ｍ−１の全加算器のキャリー出
力信号をそれぞれキャリー入力信号とする第ｍから第２
ｍ−２の単位遅延器と、からなる構成を有している。
たｎビットのシリアルデータである乗数及びｍビットの
“°０”を共通に第１の入力信号とし、入力されたｍビ
ットのパラレルデータである被乗数の第１ビットから第
ｍビットをそれぞれ第２の入力とする第１から第ｍのＡ
ＮＤゲートと、第２ｍ−１の単位遅延器と、前記第２ｍ
−１の単位遅延器の出力信号を第１の入力信号とし、ｎ
ビットの“′０”次いで１”及びｍ−１ビットの“０゛
″が前記シリアルデータと同期して与えられるタイミン
グ信号を第２の入力信号とする第ｍ＋１のＡＮＤゲート
と、前記第１のＡＮＤゲートの出力信号を第１の入力信
号とし、前記第ｍ＋１のＡＮＤゲートの出力信号を第２
の入力信号とするＯＲゲートと、前記ＯＲゲートの出力
信号を第１の入力信号とし、第１の単位遅延器の出力信
号を第２の入力信号とし、第ｍの単位遅延器の出力信号
をキャリー入力信号、とし、その出力を前記２ｍ−１の
単位遅延器に与える第１の全加算器と、前記第２から第
ｍ−１のＡＮＤゲートの出力信号をそれぞれ第１の入力
信号とし、第２から第ｍ−１の単位遅延器の出力信号を
それぞれ第２の入力信号とし、第ｍ＋１から第２ｍ−２
の単位遅延器の出力信号をそれぞれキャリー入力信号と
し、その出力を前記第１〜第ｍ−２の単位遅延器に夫々
与える第２から第ｍ−１の全加算器と、前記第ｍのＡＮ
Ｄゲートの出力信号を入力信号とする第ｍ−１の単位遅
延器と、前記第１から第ｍ−１の全加算器のキャリー出
力信号をそれぞれキャリー入力信号とする第ｍから第２
ｍ−２の単位遅延器と、からなる構成を有している。
作用
本発明は上記した構成により、積の第ｎビット目がゲー
ティング制御により次のクロックサイクルにＯである部
分の最下位ビットに加算される。
ティング制御により次のクロックサイクルにＯである部
分の最下位ビットに加算される。
すなわち、積の第ｎ＋１ビット目から第ｍ＋ｎビット目
までのｍビットには、第ｎビット目が足し込まれたもの
があられれることとなり、丸め演算された、被乗数と同
じビット数の積を得ることができる。
までのｍビットには、第ｎビット目が足し込まれたもの
があられれることとなり、丸め演算された、被乗数と同
じビット数の積を得ることができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における乗算器の回路溝成図
を示すものである。第１図において１１は第１から第ｍ
のアンドゲートである。各ゲートの一方の入力端子には
乗数であるｎピッ）（ｎは任意の正の整数）のシリアル
データＹ、〜Ｙｎ及びこれに続いてｍビットの“０”が
共通にシリアル入力され、他方の入力端には夫々被乗数
のｍビットの並列信号Ｘ Ｉ” Ｘ−が与えられる。第
１のアンドゲート１１の出力はオア回路１３を介して第
１の全加算器１４の一方の入力端に与えられる。又第２
〜第ｍ−１のアンドゲート１１の出力は夫々第２〜第ｍ
−１の全加算器１５の一方の入力端に与えられる。第２
〜第ｍ〜１の全加算器１５の出力は夫々第１〜第ｍ−２
の単位遅延器であるＤフリップフロップ１６を介して第
１〜第ｍ−２の全加算器１４．１５の他方の入力端に与
えられる。
を示すものである。第１図において１１は第１から第ｍ
のアンドゲートである。各ゲートの一方の入力端子には
乗数であるｎピッ）（ｎは任意の正の整数）のシリアル
データＹ、〜Ｙｎ及びこれに続いてｍビットの“０”が
共通にシリアル入力され、他方の入力端には夫々被乗数
のｍビットの並列信号Ｘ Ｉ” Ｘ−が与えられる。第
１のアンドゲート１１の出力はオア回路１３を介して第
１の全加算器１４の一方の入力端に与えられる。又第２
〜第ｍ−１のアンドゲート１１の出力は夫々第２〜第ｍ
−１の全加算器１５の一方の入力端に与えられる。第２
〜第ｍ〜１の全加算器１５の出力は夫々第１〜第ｍ−２
の単位遅延器であるＤフリップフロップ１６を介して第
１〜第ｍ−２の全加算器１４．１５の他方の入力端に与
えられる。
又第ｍのアンドゲート１１の出力は第ｍ−１のＤフリッ
プフロップ１６を介して第ｍ−１の全加算器１５の他方
の入力端に与えられる。第１の全加算器１４．第２〜第
ｍ−１の全加算器１５のキャリー出力信号は夫々第１〜
第２ｍ−２のＤフリップフロプ１７を介して夫々のキャ
リー入力端に与えられる。又第１の全加算器１４の出力
は直列乗算信号として出力され、更に第２ｍ−１のＤフ
リッ７’７０ツブ１Ｂを介して第ｍ＋１のアンドゲート
１２に与えられる。アンドゲート１２の他方の入力端に
は乗数の第ｎビット分が“０゛続いて“１” 更にｍ−
１ビットが０”となるタイミング信号がアンドゲート回
路１１の共通のシリアル入力と同期して与えられており
、この論理積信号がオア回路１３に与えられる。オア回
路１３の出力は第１の全加算器１４に与えられる。
プフロップ１６を介して第ｍ−１の全加算器１５の他方
の入力端に与えられる。第１の全加算器１４．第２〜第
ｍ−１の全加算器１５のキャリー出力信号は夫々第１〜
第２ｍ−２のＤフリップフロプ１７を介して夫々のキャ
リー入力端に与えられる。又第１の全加算器１４の出力
は直列乗算信号として出力され、更に第２ｍ−１のＤフ
リッ７’７０ツブ１Ｂを介して第ｍ＋１のアンドゲート
１２に与えられる。アンドゲート１２の他方の入力端に
は乗数の第ｎビット分が“０゛続いて“１” 更にｍ−
１ビットが０”となるタイミング信号がアンドゲート回
路１１の共通のシリアル入力と同期して与えられており
、この論理積信号がオア回路１３に与えられる。オア回
路１３の出力は第１の全加算器１４に与えられる。
以上のように構成された本実施例の乗算器につき、以下
その動作について説明する。
その動作について説明する。
初期状態では全てのＤフリップフロップはりセットされ
ている。乗数であるＹ、〜Ｙ、の第ｎビット目がシリア
ル入力され、積の第ｎビット目が出力されるまでは本実
施例の乗算器は従来の乗算器と同様な動作をする。アン
ドゲート１１には第１図に示すように乗数の第ｎビット
目に続いて“０”がｍビット入力されるが、このｍビッ
トの０のうちの最初のＯが入力された時、第ｍ＋１のＡ
ＮＤゲート１２の第１の入力信号であるタイミング信号
が“１”となるので、このゲート１２が開き、このゲー
ト１２の出力には第２ｍ−１のＤフリップフロップ１８
に蓄えられていた積の第ｎビット目Ｐｎが出力される。
ている。乗数であるＹ、〜Ｙ、の第ｎビット目がシリア
ル入力され、積の第ｎビット目が出力されるまでは本実
施例の乗算器は従来の乗算器と同様な動作をする。アン
ドゲート１１には第１図に示すように乗数の第ｎビット
目に続いて“０”がｍビット入力されるが、このｍビッ
トの０のうちの最初のＯが入力された時、第ｍ＋１のＡ
ＮＤゲート１２の第１の入力信号であるタイミング信号
が“１”となるので、このゲート１２が開き、このゲー
ト１２の出力には第２ｍ−１のＤフリップフロップ１８
に蓄えられていた積の第ｎビット目Ｐｎが出力される。
第１のＡＮＤゲートの出力信号は、このゲートの第１の
入力信号が“ＯＩＩであるので“０”となる。そこでＯ
Ｒゲート１２の出力はＰｎとなり、これが第１の全加算
器１４の第１の入力信号となる。この時第１の全加算器
１４は積の第ｎ＋１ビット目Ｐｎ４．の演算をしている
ので積の第ｎ＋１ビット目以降の算出にＰ、が足し込ま
れることとなる。そして積の第ｍ＋ｎビット目が出力さ
れた時点で、積の第ｎ＋１ビット目から第ｍ＋ｎビット
目までをとれば、これが丸め演算されたビット数ｍの積
となる。
入力信号が“ＯＩＩであるので“０”となる。そこでＯ
Ｒゲート１２の出力はＰｎとなり、これが第１の全加算
器１４の第１の入力信号となる。この時第１の全加算器
１４は積の第ｎ＋１ビット目Ｐｎ４．の演算をしている
ので積の第ｎ＋１ビット目以降の算出にＰ、が足し込ま
れることとなる。そして積の第ｍ＋ｎビット目が出力さ
れた時点で、積の第ｎ＋１ビット目から第ｍ＋ｎビット
目までをとれば、これが丸め演算されたビット数ｍの積
となる。
第２図はｍ ＝ ４ｓ ｎ ＝ ３のときの本実施例
の乗算器の動作を示す模式図である。これを第４図と比
較すると、Ｐ３がＰ４以降の算出に足し込まれている様
子が分かる。
の乗算器の動作を示す模式図である。これを第４図と比
較すると、Ｐ３がＰ４以降の算出に足し込まれている様
子が分かる。
以上のように本実施例によれば、従来例の直並列乗算器
の構成にＤフリップフロップＡＮＤゲート、ＯＲゲート
を追加して設けることにより、極めて簡単な構成で、丸
め演算を施された、被乗数と同じビット数の積を得るこ
とができる。
の構成にＤフリップフロップＡＮＤゲート、ＯＲゲート
を追加して設けることにより、極めて簡単な構成で、丸
め演算を施された、被乗数と同じビット数の積を得るこ
とができる。
発明の効果
このような特徴を有する本発明によれば、従来の直並列
乗算器に極めて簡単な回路構成を加えることにより、丸
め演算を施した、乗数と同じビット数の積出力を得るこ
とができる。また丸め演算を積の計算と同時に行うため
演算時間も長くならないのでその実用的効果は大きい。
乗算器に極めて簡単な回路構成を加えることにより、丸
め演算を施した、乗数と同じビット数の積出力を得るこ
とができる。また丸め演算を積の計算と同時に行うため
演算時間も長くならないのでその実用的効果は大きい。
第１図は本発明の一実施例における乗算器の回路構成図
、第２図は同実施例の動作を示す模式図、第３図は従来
の乗算器の回路構成図、第４図はその動作を示す模式図
である。 １１・・・第１から第ｍのＡＮＤゲート、 １２・・
・第ｍ＋１のＡＮＤゲート、 １３ ・ＯＲゲート、
１４・・・第１の全加算器、 １５・・・第２から第
ｍ −１ｍの全加算器、 １６・・・第１から第ｍ−
１のＤフリップフロップ、 １７・・・第ｍから第２
ｍ−２のＤフリップフロップ、 １８・・・第２ｍ−
１のＤフリップフロップ。 代理人の氏名 弁理士 粟野 重孝 はか１名第２図 Ｘ４ Ｘ３Ｘ２ Ｘｔ Ｉ＋Ｐｋ ／４ｒ Ｎ ｈ Ｐ２ Ｐｔ区 第 図 Ｘ手 胞 玲 Ｘ／ 〜 庁 趨 す な
、第２図は同実施例の動作を示す模式図、第３図は従来
の乗算器の回路構成図、第４図はその動作を示す模式図
である。 １１・・・第１から第ｍのＡＮＤゲート、 １２・・
・第ｍ＋１のＡＮＤゲート、 １３ ・ＯＲゲート、
１４・・・第１の全加算器、 １５・・・第２から第
ｍ −１ｍの全加算器、 １６・・・第１から第ｍ−
１のＤフリップフロップ、 １７・・・第ｍから第２
ｍ−２のＤフリップフロップ、 １８・・・第２ｍ−
１のＤフリップフロップ。 代理人の氏名 弁理士 粟野 重孝 はか１名第２図 Ｘ４ Ｘ３Ｘ２ Ｘｔ Ｉ＋Ｐｋ ／４ｒ Ｎ ｈ Ｐ２ Ｐｔ区 第 図 Ｘ手 胞 玲 Ｘ／ 〜 庁 趨 す な
Claims (1)
- 入力されたｎビット（ｎは任意の正の整数）のシリアル
データである乗数及びｍビット（ｍは任意の正の整数）
の“０”を共通に第１の入力信号とし、入力されたｍビ
ットのパラレルデータである被乗数の第１ビットから第
ｍビットをそれぞれ第２の入力信号とする第１から第ｍ
のＡＮＤゲートと、第２ｍ−１の単位遅延器と、前記第
２ｍ−１の単位遅延器の出力信号を第１の入力信号とし
、ｎビットの“０”次いで“１”及びｍ−１ビットの“
０”が前記シリアルデータと同期して与えられるタイミ
ング信号を第２の入力信号とする第ｍ＋１のＡＮＤゲー
トと、前記第１のＡＮＤゲートの出力信号を第１の入力
信号とし、前記第ｍ＋１のＡＮＤゲートの出力信号を第
２の入力信号とするＯＲゲートと、前記ＯＲゲートの出
力信号を第１の入力信号とし、第１の単位遅延器の出力
信号を第２の入力信号とし、第ｍの単位遅延器の出力信
号をキャリー入力信号とし、その出力を前記２ｍ−１の
単位遅延器に与える第１の全加算器と、前記第２から第
ｍ−１のＡＮＤゲートの出力信号をそれぞれ第１の入力
信号とし、第２から第ｍ−１の単位遅延器の出力信号を
それぞれ第２の入力信号とし、第ｍ＋１から第２ｍ−２
の単位遅延器の出力信号をそれぞれキャリー入力信号と
し、その出力を前記第１〜第ｍ−２の単位遅延器に夫々
与える第２から第ｍ−１の全加算器と、前記第ｍのＡＮ
Ｄゲートの出力信号を入力信号とする第ｍ−１の単位遅
延器と、前記第１から第ｍ−１の全加算器のキャリー出
力信号をそれぞれキャリー入力信号とする第ｍから第２
ｍ−２の単位遅延器とを備えたことを特徴とする乗算器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043719A JPH02222033A (ja) | 1989-02-23 | 1989-02-23 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043719A JPH02222033A (ja) | 1989-02-23 | 1989-02-23 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222033A true JPH02222033A (ja) | 1990-09-04 |
Family
ID=12671604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1043719A Pending JPH02222033A (ja) | 1989-02-23 | 1989-02-23 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02222033A (ja) |
-
1989
- 1989-02-23 JP JP1043719A patent/JPH02222033A/ja active Pending
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