JPH02222051A - プロセッサ・システムの電源投入シーケンス - Google Patents
プロセッサ・システムの電源投入シーケンスInfo
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- JPH02222051A JPH02222051A JP1335248A JP33524889A JPH02222051A JP H02222051 A JPH02222051 A JP H02222051A JP 1335248 A JP1335248 A JP 1335248A JP 33524889 A JP33524889 A JP 33524889A JP H02222051 A JPH02222051 A JP H02222051A
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- Japan
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- circuit
- card
- component
- bus
- psm
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4411—Configuring for operating with peripheral devices; Loading of device drivers
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computer Security & Cryptography (AREA)
- Power Sources (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は計算機システムにどのような部品が組込まれて
いるかを識別する技術に係り、物理的に交換可能な計算
機コンポーネントの位置決め及び識別を自動的に行う技
術に係る６ Ｂ、従来の技術とその課題 計算機システムには、１つのコンポーネントに多数の部
品番号或いは技術変更（ＥＣ）が採用されているものが
ある。特にメモリ・コンポーネントではこのようなこと
が多い。また、通常のシステム動作には必要のない特別
のシステム拡張カード用にカード・スロットを割当てる
ことも一般に行われている。スロットに挿入されるカー
ドには様々なものがある。システムは、幾つかの理由か
ら、どのような部品が組込まれているかを正確に識別で
きなければならない。
いるかを識別する技術に係り、物理的に交換可能な計算
機コンポーネントの位置決め及び識別を自動的に行う技
術に係る６ Ｂ、従来の技術とその課題 計算機システムには、１つのコンポーネントに多数の部
品番号或いは技術変更（ＥＣ）が採用されているものが
ある。特にメモリ・コンポーネントではこのようなこと
が多い。また、通常のシステム動作には必要のない特別
のシステム拡張カード用にカード・スロットを割当てる
ことも一般に行われている。スロットに挿入されるカー
ドには様々なものがある。システムは、幾つかの理由か
ら、どのような部品が組込まれているかを正確に識別で
きなければならない。
例えば、システム構成に応じて所与のカード位置に組込
むことのできるメモリ・カードが何種類かある。それら
のメモリ・カードはすべて同じインタフェース・チップ
を使用することもできる。
むことのできるメモリ・カードが何種類かある。それら
のメモリ・カードはすべて同じインタフェース・チップ
を使用することもできる。
このような多重使用チップは、異なったメモリ・アレイ
技術、クロック速度、カード密度及びそれが動作するシ
ステムに適合するため、各カード毎に特別のレジスタ初
期設定を必要とする。２枚のメモリ・カードを対として
システムで使用する場合は、それらのカードには互換性
がなければならない。このような多重使用チップのプロ
グラム可能性の考え方が１９８８年６月１５日付の米国
特許出願第２０６７５７号に開示されている。適切が互
換性がなければ、カードは正しく動作しない。
技術、クロック速度、カード密度及びそれが動作するシ
ステムに適合するため、各カード毎に特別のレジスタ初
期設定を必要とする。２枚のメモリ・カードを対として
システムで使用する場合は、それらのカードには互換性
がなければならない。このような多重使用チップのプロ
グラム可能性の考え方が１９８８年６月１５日付の米国
特許出願第２０６７５７号に開示されている。適切が互
換性がなければ、カードは正しく動作しない。
また、無効な初期設定データを与えられた部品（特にダ
イナミックＲＡＭアレイ）が、システムに検出されるこ
となく、仕様外れの動作をするという問題もある。何れ
の場合もチップの動作は異なったものになり、そして初
期設定データがそれらの動作を制御する。
イナミックＲＡＭアレイ）が、システムに検出されるこ
となく、仕様外れの動作をするという問題もある。何れ
の場合もチップの動作は異なったものになり、そして初
期設定データがそれらの動作を制御する。
システムの構成によっては、組込まれたカードの数及び
タイプに応じて、異なった電圧や電流が要求されること
もある。従って、安全性及び阻止焼損防止の面から電圧
／電流限界値を適切に設定できるように、構成毎にどの
程度の電流を流せるかを知ることが、電源設計で重要で
ある。一方、設定された電流限界値が低過ぎると、パワ
ーアップを図っても、過電流センサが電源を切ってしま
う、この情報は１問題の部品への電力供給前に必要とな
ろうｅ Ｉ Ｂ Ｍ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ第２９巻第２号（１９
８６年７月）の第８０６頁には、各カード上の感知抵抗
を流れる電流を測定することによって過電流を防止する
ための技術が記載されている。
タイプに応じて、異なった電圧や電流が要求されること
もある。従って、安全性及び阻止焼損防止の面から電圧
／電流限界値を適切に設定できるように、構成毎にどの
程度の電流を流せるかを知ることが、電源設計で重要で
ある。一方、設定された電流限界値が低過ぎると、パワ
ーアップを図っても、過電流センサが電源を切ってしま
う、この情報は１問題の部品への電力供給前に必要とな
ろうｅ Ｉ Ｂ Ｍ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ第２９巻第２号（１９
８６年７月）の第８０６頁には、各カード上の感知抵抗
を流れる電流を測定することによって過電流を防止する
ための技術が記載されている。
考慮すべき次の点は、正確な構成データを識別するのに
必要な部品情報が、多くの場合、構成制御部で仕様でき
るということである。しかし、ある部品を交換した場合
に、システム構成データが正しく更新されるという保証
はない。米国特許第４５５６９５３号明細書は、可能な
幾つかのインタフェース・カードのうちのどのカードが
あるのかを識別するシステムを開示しており１回路カー
ドの交換を可能にする、システムの自己構成を実現して
いる。しかし、システムのアドレス／データ・バスを共
用する幾つかの異なった回路が必要なため、優先順位の
問題や、通常のシステム電力の供給後における理路カー
ド識別の問題がある。
必要な部品情報が、多くの場合、構成制御部で仕様でき
るということである。しかし、ある部品を交換した場合
に、システム構成データが正しく更新されるという保証
はない。米国特許第４５５６９５３号明細書は、可能な
幾つかのインタフェース・カードのうちのどのカードが
あるのかを識別するシステムを開示しており１回路カー
ドの交換を可能にする、システムの自己構成を実現して
いる。しかし、システムのアドレス／データ・バスを共
用する幾つかの異なった回路が必要なため、優先順位の
問題や、通常のシステム電力の供給後における理路カー
ド識別の問題がある。
考慮すべき別の要素は、組込まれている回路コンポーネ
ントのタイプ及び位置を正しく識別するのに必要な回路
及び入出力信号の数である６Ｃ０課題を解決するための
手段 本発明の目的は、システムに現在組込まれているインタ
フェース・カードの如き回路コンポーネントを正しく識
別するための方法及び装置を提供することにある。
ントのタイプ及び位置を正しく識別するのに必要な回路
及び入出力信号の数である６Ｃ０課題を解決するための
手段 本発明の目的は、システムに現在組込まれているインタ
フェース・カードの如き回路コンポーネントを正しく識
別するための方法及び装置を提供することにある。
本発明は、それぞれの回路カードその他のコンポーネン
トに接続可能で、順次ポーリング信号を転送するための
一連の並列入力回路線と、そのような回路カードその他
のコンポーネントにある受動回路コンポーネントの出力
に接続される単一の構成バスとを使用する。回路カード
を保持するスロットが照会信号によってポーリングされ
ると。
トに接続可能で、順次ポーリング信号を転送するための
一連の並列入力回路線と、そのような回路カードその他
のコンポーネントにある受動回路コンポーネントの出力
に接続される単一の構成バスとを使用する。回路カード
を保持するスロットが照会信号によってポーリングされ
ると。
受動回路コンポーネント中に符号化されている一意的な
識別番号（Ｉ Ｄ）が構成バスを介して比較器へ送られ
る。かくして、システムへの電力供給前に、不適切な回
路コンポーネントや不適切な位置にある回路コンポーネ
ントが検出される。更に、システムに組込まれている実
際のコンポーネントに基いて初期設定を行うことができ
る。この簡単ではあるが効率的なポーリングは、計算機
システムの電源投入要求がある度に行うことができ、ま
たポーリング回路はシステムの通常動作中は休止状態に
あるから、その信頼性は実質的に保証される。システム
の何らかの誤動作によってポーリング回路に被害が及ぶ
可能性は殆んどない。
識別番号（Ｉ Ｄ）が構成バスを介して比較器へ送られ
る。かくして、システムへの電力供給前に、不適切な回
路コンポーネントや不適切な位置にある回路コンポーネ
ントが検出される。更に、システムに組込まれている実
際のコンポーネントに基いて初期設定を行うことができ
る。この簡単ではあるが効率的なポーリングは、計算機
システムの電源投入要求がある度に行うことができ、ま
たポーリング回路はシステムの通常動作中は休止状態に
あるから、その信頼性は実質的に保証される。システム
の何らかの誤動作によってポーリング回路に被害が及ぶ
可能性は殆んどない。
Ｄ、実施例
第１図に本発明の環境を示す。中央電子複合体（ＣＥＣ
）１は、ＣＰＵ、記憶制御機構、メモリ及びチャネル／
制御機構から成っている。チャネルの数、メモリ・カー
ドの数及びプロセッサ・カードのタイプに応じたカード
・スロットも存在する。支援プロセッサ（ＳＰ）２はＣ
ＥＣＩを支援するための様々なタスク、例えば電源投入
シーケンスの開始、コンポーネントの初期設定１機械状
況の監視などを実行する。ここで、「電源投入シーケン
ス」とは、ＣＥＣＩの電源投入を要求してから、システ
ムの初期設定が完了して通常のシステム動作を開始でき
るようになるまでの期間を意味する。ＣＥＣＩの電源投
入及び電源断はＳＰ２が制御するので、その前にＳＰ２
の電源を投入しておく必要がある。ＣＥＣＩに対する電
源制御のために、マイクロプロセッサ駆動式の電源シー
ケンス・モニタ及び電源制御部（ＰＳＭ／ＰＣ）３が設
けられる。これは、ＣＥＣＩのために、ＡＣ／ＤＣ電源
投入／断シーケンシング、システム・リセット機能及び
障害保護を与える。
）１は、ＣＰＵ、記憶制御機構、メモリ及びチャネル／
制御機構から成っている。チャネルの数、メモリ・カー
ドの数及びプロセッサ・カードのタイプに応じたカード
・スロットも存在する。支援プロセッサ（ＳＰ）２はＣ
ＥＣＩを支援するための様々なタスク、例えば電源投入
シーケンスの開始、コンポーネントの初期設定１機械状
況の監視などを実行する。ここで、「電源投入シーケン
ス」とは、ＣＥＣＩの電源投入を要求してから、システ
ムの初期設定が完了して通常のシステム動作を開始でき
るようになるまでの期間を意味する。ＣＥＣＩの電源投
入及び電源断はＳＰ２が制御するので、その前にＳＰ２
の電源を投入しておく必要がある。ＣＥＣＩに対する電
源制御のために、マイクロプロセッサ駆動式の電源シー
ケンス・モニタ及び電源制御部（ＰＳＭ／ＰＣ）３が設
けられる。これは、ＣＥＣＩのために、ＡＣ／ＤＣ電源
投入／断シーケンシング、システム・リセット機能及び
障害保護を与える。
本発明の自動構成機能を有するＰＳＭ／ＰＣ３は内部の
ＲＡＭ及びＲＯＭをテストし、電源投入要求に備えてＳ
Ｐプリンタ・インタフェース又はプロセッサ操作卓を監
視する。ＣＥＣ１からＰＳＭ／ＰＣ３に向かう電力感知
線は５、電力障害が生じているかどうかをＰＳＭ／ＰＣ
３に知らせるものであり、もし生じていると、ＰＳＭ／
ＰＣ３は電源４を遮断する。電源４はＰＳＭ／ＰＣ３の
制御のもとにＣＥＣＩへ電力を供給する。第１図は、Ｃ
ＥＩ中の論理カードからＰＳＭ／ＰＣ３への構成バス６
の接続、及びＰＳＭ／ＰＣ，３からＣＥＣへの読取り選
択１〜ｎ＋１の接続も示している。
ＲＡＭ及びＲＯＭをテストし、電源投入要求に備えてＳ
Ｐプリンタ・インタフェース又はプロセッサ操作卓を監
視する。ＣＥＣ１からＰＳＭ／ＰＣ３に向かう電力感知
線は５、電力障害が生じているかどうかをＰＳＭ／ＰＣ
３に知らせるものであり、もし生じていると、ＰＳＭ／
ＰＣ３は電源４を遮断する。電源４はＰＳＭ／ＰＣ３の
制御のもとにＣＥＣＩへ電力を供給する。第１図は、Ｃ
ＥＩ中の論理カードからＰＳＭ／ＰＣ３への構成バス６
の接続、及びＰＳＭ／ＰＣ，３からＣＥＣへの読取り選
択１〜ｎ＋１の接続も示している。
構成バスの一例を第２図に示す。第２図には、８ビツト
の構成バスがｎ＋１個の読取り選択信号と共に示されて
いる。ｎ個の論理／メモリ・カードが構成バスに対して
並列に接続されているが、それらのＩＤの読取りは、−
時に対応する１つの読取り選択を活動化することにより
、逐次に行われる０図示の記憶制御カード及びクロック
制御カードは構成バスに接続されていない、１＋ｍ個の
ＣＰＵカードはそれぞれ８ビツトの構成バスのうちの２
ビツトにのみ接続される。これらの各２ビツトは重複し
ていない、ただし、１＋ｍ個のＣＰＵカードに対する読
取り選択（ｎ＋１）は共通であるから、これらのＣＰ、
Ｕカードからのデータは同時に収集される。
の構成バスがｎ＋１個の読取り選択信号と共に示されて
いる。ｎ個の論理／メモリ・カードが構成バスに対して
並列に接続されているが、それらのＩＤの読取りは、−
時に対応する１つの読取り選択を活動化することにより
、逐次に行われる０図示の記憶制御カード及びクロック
制御カードは構成バスに接続されていない、１＋ｍ個の
ＣＰＵカードはそれぞれ８ビツトの構成バスのうちの２
ビツトにのみ接続される。これらの各２ビツトは重複し
ていない、ただし、１＋ｍ個のＣＰＵカードに対する読
取り選択（ｎ＋１）は共通であるから、これらのＣＰ、
Ｕカードからのデータは同時に収集される。
第３図は電源投入シーケンスのタイミングを示したもの
である。まずＳＰの電源投入を行う（８）。
である。まずＳＰの電源投入を行う（８）。
それが完了すると、ＳＰからＰＳＭ／ＰＣに電源投入要
求を出す（９）。ＰＳＭ／ＰＣはそれに応答して構成バ
スからシステム構成データを読取る（１０）、電力上昇
中の素子の焼損を防止するため、電源投入リセット保護
回路を活動化する（１２）。これは、ＣＥＣの電源投入
（１３）から、ＣＥＣがリセット状態に初期設定される
（１４）まで、活動状態に保たれる。この手順が完了す
ると、システム動作を開始することができる。
求を出す（９）。ＰＳＭ／ＰＣはそれに応答して構成バ
スからシステム構成データを読取る（１０）、電力上昇
中の素子の焼損を防止するため、電源投入リセット保護
回路を活動化する（１２）。これは、ＣＥＣの電源投入
（１３）から、ＣＥＣがリセット状態に初期設定される
（１４）まで、活動状態に保たれる。この手順が完了す
ると、システム動作を開始することができる。
構成バスの読取りの様子を第４図に示す、第４図は、第
３図の１０から１１までの期間の中味を示したものであ
る。ＰＳＭ／ＰＣからＣＥＣのカード・スロットに向か
う読取り選択１〜ｎは一時に１つずつ順に活動化される
。最初の読取り選択１が活動化されると、それを入力と
して受取るカード（第２図の例では論理／メモリ・カー
ド１）だけが構成バス上にＩＤデータを出力できる。続
いて残りの読取り選択が順に活動化される。勿論、読取
り選択が活動化された時に、対応するスロットにカード
が挿入されていなければ、出力データはない。
３図の１０から１１までの期間の中味を示したものであ
る。ＰＳＭ／ＰＣからＣＥＣのカード・スロットに向か
う読取り選択１〜ｎは一時に１つずつ順に活動化される
。最初の読取り選択１が活動化されると、それを入力と
して受取るカード（第２図の例では論理／メモリ・カー
ド１）だけが構成バス上にＩＤデータを出力できる。続
いて残りの読取り選択が順に活動化される。勿論、読取
り選択が活動化された時に、対応するスロットにカード
が挿入されていなければ、出力データはない。
第５図は、構成バスに対する論理／メモリ・カードの接
続を拡大して示したものである。カードは、ポーリング
機構のカード入力として働く１本の読取り選択ピン及び
８本の出力ピンを有する。
続を拡大して示したものである。カードは、ポーリング
機構のカード入力として働く１本の読取り選択ピン及び
８本の出力ピンを有する。
出力ピンの論理状態は、ＤＯ〜Ｄ７で示すボックスの内
容によって決まる。そのうちの１本をカードのパリティ
・ビット用に使用することができる。
容によって決まる。そのうちの１本をカードのパリティ
・ビット用に使用することができる。
構成バスへ出力される８ビツトは、パリティを使わない
場合は２５６種類のカード部品のうちの１つを表わすよ
うに符号化されており、パリティを使う場合は、１２８
種類のうちの１つを表わすように符号化されている。ポ
ーリングで得たデータと１例えばＥＥＰＲＯＭ等に予め
設定しておいたデータとが一致しなかった場合、もしパ
リティ・ビットが使っていると、ポーリング機構に障害
が生じたかどうかを知ることができる。上述のようなポ
ーリング機構を使用すれば、複数のカードを同じバスに
接続できる。ただし、第２図に示したように、バスの特
定のビットを共用する各カードには、それぞれ一意的な
一読取りを選択を割当てる必要がある。論理／メモリ・
カードからのプログラム・ピンの出力はバス構造を用い
て一緒に接続される（第６図参照）０次のような回路を
用いるとバス構造が可能である。
場合は２５６種類のカード部品のうちの１つを表わすよ
うに符号化されており、パリティを使う場合は、１２８
種類のうちの１つを表わすように符号化されている。ポ
ーリングで得たデータと１例えばＥＥＰＲＯＭ等に予め
設定しておいたデータとが一致しなかった場合、もしパ
リティ・ビットが使っていると、ポーリング機構に障害
が生じたかどうかを知ることができる。上述のようなポ
ーリング機構を使用すれば、複数のカードを同じバスに
接続できる。ただし、第２図に示したように、バスの特
定のビットを共用する各カードには、それぞれ一意的な
一読取りを選択を割当てる必要がある。論理／メモリ・
カードからのプログラム・ピンの出力はバス構造を用い
て一緒に接続される（第６図参照）０次のような回路を
用いるとバス構造が可能である。
本発明のカード部分は、ダイオード等を組込んだ簡単な
回路で実現できる。第７図に示すように、読取り選択信
号Ｒ８はＰＳＭ／ＰＣから供給されるメモリ・カード入
力であり、ダイオード又は開放回路を介してカード出力
に接続される。活動Ｒ８を受取った時の各出力ピンの２
進値は、ダイオードがあると論理１になり、ダイオード
がなく開放回路になっていると論理０になる。Ｒ８は、
バスを共用している複数のカードのうちの１つに対する
ものだけが活動化される。バスを共用している残りのカ
ードでは、対応するＲ８が非活動のため、そのピン出力
はすべてＯになっている。Ｒ８が活動化されたカードで
は、ダイオードの有無に応じて、ピン出力は１又は０に
なる。
回路で実現できる。第７図に示すように、読取り選択信
号Ｒ８はＰＳＭ／ＰＣから供給されるメモリ・カード入
力であり、ダイオード又は開放回路を介してカード出力
に接続される。活動Ｒ８を受取った時の各出力ピンの２
進値は、ダイオードがあると論理１になり、ダイオード
がなく開放回路になっていると論理０になる。Ｒ８は、
バスを共用している複数のカードのうちの１つに対する
ものだけが活動化される。バスを共用している残りのカ
ードでは、対応するＲ８が非活動のため、そのピン出力
はすべてＯになっている。Ｒ８が活動化されたカードで
は、ダイオードの有無に応じて、ピン出力は１又は０に
なる。
選択されたカードの８本のピンから読取られた値から、
活動Ｒ８に対応するスロット中のカードのタイプを決定
するため、システム・ソフトウェアはそれをＥ Ｅ Ｐ
ＲＯＭのデータと比較する（第８図参照）、一致する
データがあれば、対応する技術データ・テーブル（当該
カードを初期設定するためのプログラム・レジスタ・デ
ータを含む）をアクセスし、そしてもし必要であれば、
電源の電圧／電流限界値を設定する。Ｒ８の活動化から
プログラム・レジスタのローディングに至る動作により
、汎用のメモリ・アレイ・カードを、アレイのタイプ、
カード上のメモリ容量、システム・サイクル時間、設計
レベルなどの属性に基いて、種々のアプリケーションに
適した専用のメモリ・カードに変えることができる。
活動Ｒ８に対応するスロット中のカードのタイプを決定
するため、システム・ソフトウェアはそれをＥ Ｅ Ｐ
ＲＯＭのデータと比較する（第８図参照）、一致する
データがあれば、対応する技術データ・テーブル（当該
カードを初期設定するためのプログラム・レジスタ・デ
ータを含む）をアクセスし、そしてもし必要であれば、
電源の電圧／電流限界値を設定する。Ｒ８の活動化から
プログラム・レジスタのローディングに至る動作により
、汎用のメモリ・アレイ・カードを、アレイのタイプ、
カード上のメモリ容量、システム・サイクル時間、設計
レベルなどの属性に基いて、種々のアプリケーションに
適した専用のメモリ・カードに変えることができる。
前述のように、バスを共用している複数のカードに対す
るＲ８は、−時に１つだけを活動化することができ、そ
してすべてのＲ８が１つずつ順に活動化されてしまうと
、ポーリング・プロセスが完了する。このポーリング・
プロセスはＰＳＭ／ＰＣからの電力だけを用いているの
で、メモリ・カードへの電源投入前に実行することがで
きる。
るＲ８は、−時に１つだけを活動化することができ、そ
してすべてのＲ８が１つずつ順に活動化されてしまうと
、ポーリング・プロセスが完了する。このポーリング・
プロセスはＰＳＭ／ＰＣからの電力だけを用いているの
で、メモリ・カードへの電源投入前に実行することがで
きる。
本発明は、メモリ・カードだけでなく、システムに組込
まれている任意のカードを識別できるものである０例え
ば、前述のＣＰＵカードの場合は、読取り選択ｎ＋１を
活動化すると、各ＣＰＵカードを識別する２ビツトのＩ
Ｄデータが同時に得られるから、それらを基準ＩＤと比
較すればよい。
まれている任意のカードを識別できるものである０例え
ば、前述のＣＰＵカードの場合は、読取り選択ｎ＋１を
活動化すると、各ＣＰＵカードを識別する２ビツトのＩ
Ｄデータが同時に得られるから、それらを基準ＩＤと比
較すればよい。
Ｅ１発明の効果
本発明によれば、各カードへの電源投入前に、どのよう
なカードがシステムに組込まれているかを簡単に知るこ
とができる。
なカードがシステムに組込まれているかを簡単に知るこ
とができる。
第１図は本発明を適用し得るデータ処理システムの一例
を示すブロック図。 第２図は構成バスと各カードの接続の様子を示す図。 第３図は電源投入シーケンスのタイミングを示す図。 第４図は構成バス読取りのタイミングを示す図。 第５図は読取り選択入力から構成バス出力への回路バス
を示すブロック図。 第６図は構成バス構造を示すブロック図。 第７図は第５図の回路パスの例を示す図。 第８図はカードから読取られたＩＤと基準ＩＤとの比較
の様子を示す図。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） 読取り選択 第４図 第２図 第７図
を示すブロック図。 第２図は構成バスと各カードの接続の様子を示す図。 第３図は電源投入シーケンスのタイミングを示す図。 第４図は構成バス読取りのタイミングを示す図。 第５図は読取り選択入力から構成バス出力への回路バス
を示すブロック図。 第６図は構成バス構造を示すブロック図。 第７図は第５図の回路パスの例を示す図。 第８図はカードから読取られたＩＤと基準ＩＤとの比較
の様子を示す図。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） 読取り選択 第４図 第２図 第７図
Claims (1)
- 【特許請求の範囲】 データ処理システムにどのような回路コンポーネントが
組込まれているかを識別するためのポーリング・システ
ムであって、 特定の回路コンポーネントを選択する選択信号を供給す
るための選択手段と、 前記選択手段によって選択された回路コンポーネントか
ら該回路コンポーネントを表わす識別データを受取るバ
ス手段と、 各回路コンポーネントにおいて前記選択手段と前記バス
手段との間に接続され、対応する選択信号が活動化され
た時に該信号を前記バス手段の方へ通過させる第１回路
及び通過を阻止する第２回路の組合せによって当該回路
コンポーネントの識別データを表わす回路手段と、 前記回路手段から前記バス手段へ出力された識別データ
から回路コンポーネントを識別する手段と、 を具備するポーリング・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29219988A | 1988-12-30 | 1988-12-30 | |
| US292199 | 1988-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02222051A true JPH02222051A (ja) | 1990-09-04 |
| JPH0587852B2 JPH0587852B2 (ja) | 1993-12-20 |
Family
ID=23123648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1335248A Granted JPH02222051A (ja) | 1988-12-30 | 1989-12-26 | プロセッサ・システムの電源投入シーケンス |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0375981B1 (ja) |
| JP (1) | JPH02222051A (ja) |
| DE (1) | DE68923690T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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