JPH02222573A - Switching device - Google Patents
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- JPH02222573A JPH02222573A JP1044122A JP4412289A JPH02222573A JP H02222573 A JPH02222573 A JP H02222573A JP 1044122 A JP1044122 A JP 1044122A JP 4412289 A JP4412289 A JP 4412289A JP H02222573 A JPH02222573 A JP H02222573A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はスイッチング装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a switching device.
スイッチング装置として、従来、光を受けて電力を発生
する受光素子と、該受光素子により発生した電力により
駆動されるスイッチング素子と、制御回路を備えたもの
がある。第8図は、従来のこの種の半導体装置をあられ
しており、このスイッチング装置は、本願出願人が特願
昭62−239169号において提案している。第9図
は、このスイッチング装置の等価回路図である。Conventionally, some switching devices include a light receiving element that receives light and generates power, a switching element that is driven by the power generated by the light receiving element, and a control circuit. FIG. 8 shows a conventional semiconductor device of this type, and this switching device was proposed by the applicant of the present application in Japanese Patent Application No. 239169/1982. FIG. 9 is an equivalent circuit diagram of this switching device.
スイッチング装置100は、受光素子101、スイッチ
ング素子である電界効果トランジスタ102、および、
薄膜トランジスタ103、抵抗性素子104.105の
3者よりなる制御回路を備えており、そして、電界効果
トランジスタ102が形成された半導体基板106上に
、受光素子101および制御回路用の各素子103〜1
05を半導体薄膜(P型半導体層、i型半導体層、n型
半導体層)で形成し、ワンチップ化したものである。こ
のスイッチング装置100は、いわゆる誘電体分離等に
より受光素子と制御回路を分離形成した場合に比べ、制
作工程が簡単で、かつ、部品点数も少なく、低コストで
実用性の高いものが得られる等の多くの利点を有する。The switching device 100 includes a light receiving element 101, a field effect transistor 102 which is a switching element, and
It is equipped with a control circuit consisting of a thin film transistor 103 and resistive elements 104 and 105, and a light receiving element 101 and each element 103 to 1 for the control circuit are provided on a semiconductor substrate 106 on which a field effect transistor 102 is formed.
05 is formed of semiconductor thin films (P-type semiconductor layer, i-type semiconductor layer, and n-type semiconductor layer) and is made into one chip. This switching device 100 has a simpler manufacturing process, fewer parts, and is more practical at low cost than when the light-receiving element and control circuit are formed separately using so-called dielectric separation. has many advantages.
しかしながら、このスイッチング装置100は、受光素
子101や制御回路用の各素子103〜105の最適化
を図ることが難しい。受光素子と制御回路を構成する各
素子を半導体薄膜で同時に形成するために、各々の素子
の最適化を図ることが難しいのである。制御回路用の素
子のうちでも、薄膜トランジスタ103を光電変換素子
を形成する半導体薄膜の構成でもって最適化されたトラ
ンジスタとすることが特に回能である。However, in this switching device 100, it is difficult to optimize the light receiving element 101 and each of the control circuit elements 103 to 105. Since each element constituting the light-receiving element and the control circuit is simultaneously formed using a semiconductor thin film, it is difficult to optimize each element. Among the elements for the control circuit, it is particularly efficient to use the thin film transistor 103 as a transistor optimized by the structure of the semiconductor thin film forming the photoelectric conversion element.
また、受光素子の構造によっては、制御回路用の素子を
同時に形成すること自体が困難なこともある。Furthermore, depending on the structure of the light receiving element, it may be difficult to simultaneously form elements for a control circuit.
この発明は、上記事情に鑑みてなされたものであって、
スイッチング素子が形成された半導体基板上に受光素子
が形成できる(ワンチップ化が可能)という利点を有し
ながら、しかも、受光素子や制御回路用の各素子の最適
化も図り易く、受光素子の構造の多様化にも対応しやす
い設計自由度の大きなスイッチング装置を提供すること
を課題とする。This invention was made in view of the above circumstances, and
It has the advantage that the light receiving element can be formed on the semiconductor substrate on which the switching element is formed (one chip is possible), and it is also easy to optimize each element for the light receiving element and control circuit. It is an object of the present invention to provide a switching device with a large degree of freedom in design that can easily accommodate diversification of structure.
Ca!題を解決するための手段〕
前記課題を解決するため、請求項1〜9記載の光を受け
て電力を発生する受光素子と、この受光素子により発生
した電力により駆動されるスイッチング素子と、制御回
路を備えたスイッチング装置は、下記のような構成をと
っている。Ca! Means for Solving the Problem] In order to solve the problem, a light receiving element that receives light and generates power according to claims 1 to 9, a switching element driven by the power generated by the light receiving element, and a control device are provided. A switching device equipped with a circuit has the following configuration.
すなわち、請求項1〜9記載の発明では、スイッチング
素子が、第2導電型半導体基板の表面部分に形成された
第1導電型領域を構成部分として有する素子であり、制
御回路を構成する素子の少なくともひとつが、前記第1
導電型領域、または、前記第2導電型半導体基板表面に
別途設けられた第1導電型領域に形成されている構成と
なっている。That is, in the invention according to claims 1 to 9, the switching element is an element having as a constituent part the first conductivity type region formed on the surface portion of the second conductivity type semiconductor substrate, and the switching element is an element having a first conductivity type region formed on the surface portion of the second conductivity type semiconductor substrate, at least one of said first
The structure is such that it is formed in a conductivity type region or a first conductivity type region separately provided on the surface of the second conductivity type semiconductor substrate.
請求項2記載の発明では、受光素子が、半導体薄膜で形
成された光電変換層により電力を発生するようになって
いる。In the second aspect of the invention, the light receiving element generates electric power using a photoelectric conversion layer formed of a semiconductor thin film.
請求項3記載の発明では、受光素子は光電変換層が複数
積層されてなり、各光電変換層が、その半導体薄膜にお
ける波長λの入射光に対する吸収係数をα(λ)、半導
体薄膜のキャリア収集長をLとした場合、L≦1/α(
λ)となる波長の光を光電変換するよう2になっている
。In the invention as set forth in claim 3, the light-receiving element is formed by laminating a plurality of photoelectric conversion layers, and each photoelectric conversion layer has an absorption coefficient α (λ) for incident light of a wavelength λ in the semiconductor thin film, and a carrier collection coefficient of the semiconductor thin film. When the length is L, L≦1/α(
2 to photoelectrically convert light with a wavelength of λ).
請求項4記載の発明では、受光素子が、スイッチング素
子および制御回路用の素子の形成された半導体基板上に
積層形成されるようになっている請求項5記載の発明で
は、スイッチング素子が、第2導電型半導体基板のうち
の第2導電型領域をドレイン領域とする電界効果型トラ
ンジスタであり、少なくとも、前記制御回路用の素子が
形成されている第1導電型領域が、前記スイッチング素
子用の第1導電型領域から分離されているようになって
いる。In the invention set forth in claim 4, the light-receiving element is laminated on a semiconductor substrate on which a switching element and a control circuit element are formed. It is a field effect transistor in which a second conductivity type region of a two conductivity type semiconductor substrate is used as a drain region, and at least a first conductivity type region in which an element for the control circuit is formed is a field effect transistor in which a second conductivity type region of a two conductivity type semiconductor substrate is formed as a drain region. The region is separated from the first conductivity type region.
請求項6記載の発明では、制御回路が、制御電極と一対
の出力端子を持つトランジスタと、前記制御電極および
トランジスタの一方の出力端子の間に接続された第1の
抵抗性素子と、前記制御電極およびトランジスタの他方
の出力端子の間に接続された第2の抵抗性素子からなり
、前記トランジスタ、第1または第2の抵抗性素子の少
なくとも1つが半導体基板表面の第1導電型領域に形成
されており、前記第1の抵抗性素子が受光素子に並列に
接続され、前記トランジスタの一方の出力端子がスイッ
チング素子である電界効果型トランジスタのゲートに接
続されている。In the invention according to claim 6, the control circuit includes: a transistor having a control electrode and a pair of output terminals; a first resistive element connected between the control electrode and one output terminal of the transistor; a second resistive element connected between the electrode and the other output terminal of the transistor, and at least one of the transistor, the first resistive element, or the second resistive element is formed in a first conductivity type region on the surface of the semiconductor substrate. The first resistive element is connected in parallel to the light receiving element, and one output terminal of the transistor is connected to the gate of a field effect transistor that is a switching element.
請求項7記載の発明では、第1の抵抗性素子が、ディプ
レッションタイプの電界効果型トランジスタの構造を有
するものであって、そのゲートとソースが接続されてい
るとともにソース側が制御回路用トランジスタの制御電
極に接続され、ドレイン側がスイッチング素子用の電界
効果型トランジスタのゲートに接続されている。In the invention according to claim 7, the first resistive element has a structure of a depression type field effect transistor, the gate and source of which are connected, and the source side is connected to the control circuit transistor. It is connected to an electrode, and its drain side is connected to the gate of a field effect transistor for a switching element.
請求項8記載の発明では、第2の抵抗性素子が、電界効
果型トランジスタの構造を有するものであって、そのゲ
ートとドレインが接続されているとともにソース側が制
御回路用トランジスタの制御電極に接続され、ドレイン
側がスイッチング素子用の電界効果型トランジスタのソ
ースに接続されている。In the invention according to claim 8, the second resistive element has a structure of a field effect transistor, and its gate and drain are connected, and its source side is connected to the control electrode of the control circuit transistor. The drain side is connected to the source of a field effect transistor for a switching element.
請求項9記載の発明では、制御回路のトランジスタが電
界効果型トランジスタであり、この電界効果型トランジ
スタのしきい値電圧が、前記スイッチング素子である電
界効果型トランジスタのしきい値電圧よりも低くなって
いる。In the invention according to claim 9, the transistor of the control circuit is a field effect transistor, and the threshold voltage of the field effect transistor is lower than the threshold voltage of the field effect transistor that is the switching element. ing.
なお、この発明にいう制御回路とは、スイッチング素子
のゲート又はベース等の制御領域の電荷を受光素子に光
が照射されていないときに放電させる機能を有する回路
である。上記電荷は受光素子からスイッチング素子をオ
ンさせるためにスイッチング素子の制御領域へ供給され
たものである場合の他、スイッチング素子の出力領域へ
印加されたパルス電圧により出力領域−制御領域間の浮
遊容量を通して、制御領域に充電されたものも含む。Note that the control circuit referred to in the present invention is a circuit that has a function of discharging charges in a control region such as the gate or base of a switching element when no light is irradiated to the light receiving element. In addition to being supplied from the light-receiving element to the control region of the switching element to turn on the switching element, the above charge is caused by the stray capacitance between the output region and the control region due to the pulse voltage applied to the output region of the switching element. It also includes those charged to the control area through.
請求項1〜9記載のスイッチング装置では、スイッチン
グ素子が第2導電型半導体基板に第1導電型領域をもつ
と同時に、この第1導電型領域、または、半導体基板の
表面部分に別途設けられた第1導電型領域に制御回路を
構成する素子、例えば、トランジスタを設けた構成であ
る。したがって、制御回路用トランジスタを、例えば、
半導体薄膜の受光素子を薄膜で同時形成する必要がなく
、受光素子の種類による制限も受けなくてすみ、それぞ
れの素子を最適化することが容易である。In the switching device according to any one of claims 1 to 9, the switching element has a first conductivity type region on the second conductivity type semiconductor substrate, and at the same time, the switching element is provided separately on the first conductivity type region or on the surface portion of the semiconductor substrate. This is a configuration in which an element constituting a control circuit, for example, a transistor, is provided in the first conductivity type region. Therefore, the control circuit transistor, for example,
There is no need to simultaneously form semiconductor thin-film light-receiving elements, and there is no need to be limited by the type of light-receiving elements, making it easy to optimize each element.
スイッチング素子との間の関係でみても、制御回路用ト
ランジスタの形成領域をスイッチング素子用第1導電型
領域の形成と同時に半導体基板の表面部分に形成できる
ため、製造面でも有利であるスイッチング素子がオフ状
態のときに出力領域にパルス電圧が入力された場合、こ
のパルス入力が容量結合によりスイッチング素子のゲー
トまたはベースへ更に加わり意図しないオン状態を招(
原因となる。しかし、この発明の装置では、この意図し
ないオン状態を効果的に阻止できる。スイッチング素子
が第2導電型半導体基板を、例えば出力領域用としてい
る場合、第2導電型半導体基板の表面部分に形成された
第1導電型の領域へも容量結合により前記パルス入力の
一部が加えられ、これが制御回路の入力信号となり、例
えば、制御回路内のトランジスタを導通させ、スイッチ
ング素子のゲートまたはベースへのパルス入力を防いで
、意図しないオン状態が起きないようにするからである
。In terms of the relationship between the switching element and the switching element, the formation region of the control circuit transistor can be formed on the surface of the semiconductor substrate simultaneously with the formation of the first conductivity type region for the switching element, which is advantageous in terms of manufacturing. If a pulse voltage is input to the output region when it is in the off state, this pulse input will further apply to the gate or base of the switching element due to capacitive coupling, causing an unintended on state.
Cause. However, the device of the present invention can effectively prevent this unintended on state. When the switching element uses a second conductivity type semiconductor substrate, for example, for an output region, a portion of the pulse input is also transmitted to the first conductivity type region formed on the surface portion of the second conductivity type semiconductor substrate due to capacitive coupling. This is because it becomes an input signal to the control circuit, for example, makes a transistor in the control circuit conductive, and prevents pulse input to the gate or base of the switching element, thereby preventing an unintended on-state from occurring.
受光素子では、光電変換層が複数積層されており、各光
電変換層が、その半導体薄膜における波長λの入射光に
対する吸収係数をα(λ)、半導体薄膜のキャリア収集
長をLとすると、L≦1/α(λ)となる波長の光を光
電変換するようになっていて、各光電変化層の厚みがL
以下であると光電変換効率が良くなる。In a light receiving element, a plurality of photoelectric conversion layers are laminated, and each photoelectric conversion layer has an absorption coefficient of α (λ) for incident light of wavelength λ in its semiconductor thin film, and L is the carrier collection length of the semiconductor thin film. It is designed to photoelectrically convert light with a wavelength of ≦1/α (λ), and the thickness of each photoelectric change layer is L.
If it is below, the photoelectric conversion efficiency will be improved.
受光素子が、スイッチング素子および制御回路用の素子
の形成された半導体基板上に積層形成されていると、集
積化が図り易い。If the light-receiving element is laminated on a semiconductor substrate on which switching elements and control circuit elements are formed, it is easy to integrate the light-receiving element.
制御回跣用の素子が形成されている第1導電型領域が、
スイッチング素子用の第1導電型領域から分離されてい
るとスイッチング素子の誤動作が抑制される。The first conductivity type region in which the control circuit element is formed is
If it is separated from the first conductivity type region for the switching element, malfunction of the switching element is suppressed.
制御回路のトランジスタが電界効果型トランジスタであ
り、この電界効果型トランジスタのしきい値電圧が、前
記スイッチング素子である電界効果型トランジスタのし
きい値電圧よりも低くなっていると、スイッチング素子
の遮断速度が速くなる。If the transistor of the control circuit is a field effect transistor and the threshold voltage of this field effect transistor is lower than the threshold voltage of the field effect transistor which is the switching element, the switching element will be cut off. speed increases.
以下、この発明にかかるスイッチング装置を、その一実
施例をあられす図面を参照しながら詳しく説明する。Hereinafter, one embodiment of the switching device according to the present invention will be described in detail with reference to the accompanying drawings.
第1図は、この発明のスイッチング装置の第1実施例を
あられし、第2図は、このスイッチング装置の等価回路
図をあられす。FIG. 1 shows a first embodiment of a switching device of the present invention, and FIG. 2 shows an equivalent circuit diagram of this switching device.
スイッチング装置S1は、光電変換素子アレイ(受光素
子)DAl、スイッチング素子である電界効果トランジ
スタ(以下、rFETJと言う)T1、および、電界効
果トランジスタT2、抵抗性素子R1,R2よりなる制
御回路DRIを備えており、そして、トランジスタT1
.T2が形成された半導体基板2上に、前記アレイDA
Iおよび抵抗性素子R1,R2が積層形成されていて、
ワンチップ化構成になっている。第1実施例は、従来、
半導体Wt膜を用いて半導体基板上に積層形成していた
制御回路用トランジスタが、半導体基板のP型(第1導
電型)領域5に形成されている点に特徴がある。The switching device S1 includes a photoelectric conversion element array (light receiving element) DAl, a field effect transistor (hereinafter referred to as rFETJ) T1 as a switching element, and a control circuit DRI consisting of a field effect transistor T2 and resistive elements R1 and R2. and a transistor T1
.. The array DA is placed on the semiconductor substrate 2 on which T2 is formed.
I and resistive elements R1 and R2 are formed in a laminated manner,
It has a one-chip configuration. The first embodiment conventionally
A feature of the present invention is that the control circuit transistor, which is formed in layers on a semiconductor substrate using a semiconductor Wt film, is formed in a P-type (first conductivity type) region 5 of the semiconductor substrate.
まず、スイッチング素子であるトランジスタTlについ
て説明する。すなわち、n型(第2導電型)低抵抗(n
゛)領域2aと高抵抗(n)領域2bを有する半導体基
板2の、前記高抵抗領域2b側の表面に、第1導電型領
域である複数のPH5,5a・・・が互いに離間して形
成されている。各2層5,5a・・・内の表面には、さ
らに、第2導電型領域であるn゛層fia、5b・・・
が形成されている。ここでn0層5a、5bは断面図外
で接続されている。以上の各領域が形成された半導体基
板2の表面上には、絶縁膜7を介して、前記各2層5.
5aの間をまたぐように、Po1y Si等からなる電
極8・・・が形成されている。First, the transistor Tl, which is a switching element, will be explained. That is, n-type (second conductivity type) low resistance (n
゛) A plurality of PH5, 5a, etc., which are first conductivity type regions, are formed spaced apart from each other on the surface of the semiconductor substrate 2 having the region 2a and the high resistance (n) region 2b, on the high resistance region 2b side. has been done. On the surface of each of the two layers 5, 5a..., there are further n' layers fia, 5b..., which are second conductivity type regions.
is formed. Here, the n0 layers 5a and 5b are connected outside the cross-sectional view. On the surface of the semiconductor substrate 2 on which each of the above regions is formed, each of the two layers 5.
Electrodes 8 made of PolySi or the like are formed so as to straddle between the electrodes 5a.
そして、この電極8を絶縁ゲートG、前記n。Then, this electrode 8 is connected to the insulated gate G, as described above.
層5a、5bをソースS1各P層5,5aのまわりのn
型の半導体基板2をドレインD、前記n゛層5a、5b
とn型の半導体基板2とで挟まれた2層5.5a表面を
チャネル形成領域として、複数の二重拡散型の電界効果
型トランジスタTI・・・が構成されている。ドレイン
電極(図示省略)は、半導体基板2裏面あるいは半導体
基板2表面側方に形成される。layers 5a, 5b as source S1 n around each P layer 5, 5a
type semiconductor substrate 2 as a drain D, and the n' layers 5a and 5b.
A plurality of double-diffused field effect transistors TI... are constructed using the surface of the two layers 5.5a sandwiched between the semiconductor substrate 2 and the n-type semiconductor substrate 2 as a channel formation region. A drain electrode (not shown) is formed on the back surface of the semiconductor substrate 2 or on the side of the front surface of the semiconductor substrate 2.
各電極8・・・の上面には、保護膜を兼ねた絶縁膜7b
が形成されており、その上に各トランジスタT1間にわ
たってAIl等の導電性薄膜9が形成されている。この
導電性薄1i19は、図にみるように、各n0層5a、
5bおよび各2層5,5a−・・とコンタクトしており
、ソース電極として使用されるものである。一方、各電
極8・・・は図示していないところで接続されており、
また、各トランジスタT1のドレインDは、前述したよ
うに1つの半導体基板2の一部であるため、これも電気
的に接続されている。したがって、各トランジスタT1
・・・は並列に接続されていることになる。An insulating film 7b that also serves as a protective film is provided on the upper surface of each electrode 8...
A conductive thin film 9 such as Al is formed thereon between each transistor T1. As shown in the figure, this conductive thin layer 1i19 has each n0 layer 5a,
5b and each of the two layers 5, 5a-..., and is used as a source electrode. On the other hand, each electrode 8... is connected at a place not shown,
Further, since the drain D of each transistor T1 is a part of one semiconductor substrate 2 as described above, this is also electrically connected. Therefore, each transistor T1
...are connected in parallel.
次に、制御回路DRIを構成するトランジスタT2につ
いて説明する。すなわち、半導体基板2の高抵抗領域2
b側の表面に形成された第1導電型領域である2層5の
表面には、第2導電型領域であるn9層11.12が離
間して形成されている。さらに、半導体基板2の表面上
には、絶縁膜13を介して、前記n゛層11.12の間
をまたぐように、Po1y Si等からなる電極14が
形成されている。Next, the transistor T2 constituting the control circuit DRI will be explained. That is, the high resistance region 2 of the semiconductor substrate 2
On the surface of the second layer 5, which is a first conductivity type region, formed on the b side surface, n9 layers 11 and 12, which are second conductivity type regions, are formed at a distance. Furthermore, an electrode 14 made of PolySi or the like is formed on the surface of the semiconductor substrate 2 via an insulating film 13 so as to straddle the n' layers 11 and 12.
そして、この電極14を絶縁ゲートG、前記n”!11
.12をソースSまたはドレインD(図ではn0層12
をソースS、n”層11をドレインD)とするとともに
、前記n0層11.12で挟まれたP層5表面をチャネ
ル形成領域として、トランジスタT2が構成されている
。Then, this electrode 14 is connected to the insulated gate G, and the n''!11
.. 12 is the source S or drain D (in the figure, the n0 layer 12
The transistor T2 is configured with the n'' layer 11 as a source S, the n'' layer 11 as a drain D), and the surface of the P layer 5 sandwiched between the n0 layers 11 and 12 as a channel formation region.
電極14の上面には、保護膜を兼ねた絶縁膜13bが形
成されており、その一部が図に示すようにエツチング等
により除去されている。そして、AI等の導電性薄膜1
5により、第2図の等価回路に示すように、トランジス
タT2と、第1、第2の抵抗性素子R1,R2、光電変
換素子アレイDAIが接続されているのである。ここで
、トランジスタT2はトランジスタT1の1つが形成さ
れた2層5に形成されているが、これに限らず、第1導
電型領域5.5a・・・が紙面にて示されてぃない部分
で接続されていてもよい。An insulating film 13b which also serves as a protective film is formed on the upper surface of the electrode 14, and a part of the insulating film 13b is removed by etching or the like as shown in the figure. Then, conductive thin film 1 such as AI
5, the transistor T2, the first and second resistive elements R1 and R2, and the photoelectric conversion element array DAI are connected as shown in the equivalent circuit of FIG. Here, the transistor T2 is formed in the second layer 5 in which one of the transistors T1 is formed, but the invention is not limited to this, and the first conductivity type region 5.5a... is formed in a portion not shown in the paper. may be connected with
図より明らかなように、トランジスタT1とT2とは、
その一部(2層、n9層、絶縁膜を介したPo1y S
t等からなる電極)が同一構成であるため、制御回路用
トランジスタT2とトランジスタT1を同一半導体基板
上に同時に形成することができる。As is clear from the figure, transistors T1 and T2 are
Part of it (2 layers, n9 layers, Po1yS through an insulating film)
Since the transistors T2 and T1 have the same structure, the control circuit transistor T2 and the transistor T1 can be formed simultaneously on the same semiconductor substrate.
また、トランジスタT2は、ソース・ドレイン間にイオ
ン注入等により、しきい値制御を行い、トランジスタT
1のゲートしきい値電圧よりも低くしている。こうする
ことにより、光が遮断された時にトランジスタT1を高
速に遮断(OFF)状態にできる。In addition, the transistor T2 performs threshold voltage control by ion implantation between the source and drain.
The gate threshold voltage is set lower than the gate threshold voltage of 1. By doing so, the transistor T1 can be quickly turned off (OFF) when light is interrupted.
もしトランジスタT2のゲートのしきい値電圧がトラン
ジスタT1のゲートのしきい値電圧よりも高ければ、ト
ランジスタT1のゲートの蓄積電荷放電中でトランジス
タT1が遮断される前に、トランジスタT2が遮断状態
となり、その後の放電は、第1、第2の抵抗性素子R1
,R2を介してなされるだけとなるため、トランジスタ
T1が遮断状態になるためには長時間を要する。If the threshold voltage of the gate of the transistor T2 is higher than the threshold voltage of the gate of the transistor T1, the transistor T2 will be in the cut-off state before the transistor T1 is cut off during the discharge of the accumulated charge at the gate of the transistor T1. , the subsequent discharge is caused by the first and second resistive elements R1
, R2, it takes a long time for the transistor T1 to enter the cut-off state.
これに対し、トランジスタT2のしきい値電圧がトラン
ジスタT1よりも低は汀ば、上記のような状態が起こら
ず、トランジスタT1のゲート電荷を迅速に放電でき、
遮断状態とすることができるのである。On the other hand, if the threshold voltage of the transistor T2 remains lower than that of the transistor T1, the above condition will not occur and the gate charge of the transistor T1 can be quickly discharged.
It is possible to put it in a cut-off state.
さらに、第1図に示すように、受光素子である光電変換
素子アレイDAI、第1の抵抗性素子R1、第2の抵抗
性素子R2が、絶縁膜20を介して積層形成されている
。Further, as shown in FIG. 1, a photoelectric conversion element array DAI, which is a light receiving element, a first resistive element R1, and a second resistive element R2 are stacked with an insulating film 20 in between.
まず、光電変換素子アレイDAIは、直列に接続された
複数の光電変換素子Diで構成されている。各光電変換
素子DIは、導電性薄膜(Ni −Crあるいは透明導
電膜等)31、光電変換層32、および、透明導電膜3
3からなる。光電変換層32は、アモルファスシリコン
等からなる第1導電型(たとえばP型)半導体層35、
比較的価電子制御不純物濃度の少ない半導体層36、第
2導電型(たとえば、n型)半導体層37がこの順序に
積層されてなる。透明導電膜33は、例えば、In、O
l等からなり、光透過性の良い膜である。各透明導電1
j!33は、次段の光電変換素子DIの導電性薄膜31
と接触しており、このことにより各光電変換素子D1・
・・が直列に接続されている。First, the photoelectric conversion element array DAI is composed of a plurality of photoelectric conversion elements Di connected in series. Each photoelectric conversion element DI includes a conductive thin film (Ni-Cr or transparent conductive film, etc.) 31, a photoelectric conversion layer 32, and a transparent conductive film 3.
Consists of 3. The photoelectric conversion layer 32 includes a first conductivity type (for example, P type) semiconductor layer 35 made of amorphous silicon or the like;
A semiconductor layer 36 having a relatively low valence electron control impurity concentration and a second conductivity type (for example, n-type) semiconductor layer 37 are stacked in this order. The transparent conductive film 33 is made of, for example, In, O
It is a film with good light transmittance. Each transparent conductive 1
j! 33 is a conductive thin film 31 of the next stage photoelectric conversion element DI.
This makes each photoelectric conversion element D1.
... are connected in series.
一方、第1の抵抗性素子R1は、光電変換層と同様にア
モルファスシリコン等からなる抵抗性層を備えており、
この抵抗性層は、第1導電型半導体層42、比較的価電
子制御不純物濃度の少ない半導体層43、第2導電型半
導体1i44をこの順序で積層した構成である。そして
、この抵抗性層の上に、Aj!等の導電性薄膜からなり
、互いに離間して形成されている一対の電極41a、4
1b、が設けられているとともに、その離間した電極間
は、光遮断可能な絶縁膜45で覆われた構成となってい
る。On the other hand, the first resistive element R1 includes a resistive layer made of amorphous silicon or the like similarly to the photoelectric conversion layer,
This resistive layer has a structure in which a first conductivity type semiconductor layer 42, a semiconductor layer 43 with a relatively low valence electron control impurity concentration, and a second conductivity type semiconductor 1i44 are laminated in this order. And on top of this resistive layer, Aj! A pair of electrodes 41a, 4 made of conductive thin films such as
1b, and the space between the spaced apart electrodes is covered with an insulating film 45 capable of blocking light.
他方、第2の抵抗性素子RA2も、光電変換層と同様に
アモルファスシリコン等からなる抵抗性層を備えており
、この抵抗性層は、第1導電型半導体層52、比較的価
電子制御不純物濃度の少ない半導体層53、第2導電型
半導体層54をこの順序で積層した構成である。そして
、この抵抗性層の裏面には、Ni−Cr等の導電性薄膜
51が形成され、表面には、A1等の光遮断可能な導電
電極55が形成されてなる。この構造の場合、第2の抵
抗性素子RA2は、第2図の等価回路で示すように整流
性を有する。On the other hand, the second resistive element RA2 also includes a resistive layer made of amorphous silicon or the like similarly to the photoelectric conversion layer. It has a structure in which a low concentration semiconductor layer 53 and a second conductivity type semiconductor layer 54 are laminated in this order. A conductive thin film 51 such as Ni--Cr is formed on the back surface of this resistive layer, and a conductive electrode 55 such as A1 that can block light is formed on the surface. In this structure, the second resistive element RA2 has rectifying properties as shown in the equivalent circuit of FIG.
これらの素子は、Ni−CrあるいはA1等による導電
性薄膜またはIngot等による透明導電膜によって第
1.2図に示すように接続されている。また、半導体基
板2に形成されたトランジスタT1、T2とは、図に示
すように、絶縁膜20の一部をエツチング等により除去
して窓を明は接続するようにしている。These elements are connected as shown in FIG. 1.2 by a conductive thin film made of Ni-Cr or A1 or a transparent conductive film made of Ingot or the like. Further, as shown in the figure, a portion of the insulating film 20 is removed by etching or the like to connect the transistors T1 and T2 formed on the semiconductor substrate 2 through a window.
ここで、スイッチング装置S1の動作を、第2図を参照
しながら簡単に説明する。Here, the operation of the switching device S1 will be briefly explained with reference to FIG.
光を受けると、光電変換素子アレイDAIに起電力が生
じる。この起電力を受けると、トランジスタT1のゲー
ト容1cには抵抗性素子R2を介して充電電流が流れる
とともに、トランジスタT2のソース電位がゲート電位
よりも高い逆バイアス状態とされ同トランジスタT2は
遮断状態にある。ゲート容量Cの充電に伴いトランジス
タT1のゲート電圧が上昇しトランジスタT1は導通状
態となる。Upon receiving light, an electromotive force is generated in the photoelectric conversion element array DAI. When this electromotive force is received, a charging current flows through the gate capacitor 1c of the transistor T1 via the resistive element R2, and the source potential of the transistor T2 is put into a reverse bias state higher than the gate potential, and the transistor T2 is turned off. It is in. As the gate capacitance C is charged, the gate voltage of the transistor T1 increases, and the transistor T1 becomes conductive.
光を受けなくなると、今度は、ゲート容量Cに蓄積され
た電荷の放電が始まるのであるが、トランジスタT2で
はゲート電圧がソース電圧よりも高い順バイアスとなり
、トランジスタT2が導通し電荷が急速に放電され、ト
ランジスタT1のゲート電圧が低下し、同トランジスタ
T1が遮断状態となる。When it no longer receives light, the charge accumulated in the gate capacitor C begins to discharge, but in transistor T2, the gate voltage becomes forward biased higher than the source voltage, transistor T2 conducts, and the charge rapidly discharges. As a result, the gate voltage of the transistor T1 decreases, and the transistor T1 enters a cutoff state.
トランジスタT1のゲート容量Cの急速な充放電のため
には、抵抗性素子R2がダイオードのような整流性素子
であることが好ましい。In order to rapidly charge and discharge the gate capacitance C of the transistor T1, it is preferable that the resistive element R2 is a rectifying element such as a diode.
続いて、第2実施例を説明する。Next, a second embodiment will be described.
第3図は、この発明のスイッチング装置の第2実施例を
あられす。FIG. 3 shows a second embodiment of the switching device of the present invention.
第1実施例では、制御回路用トランジスタT2が、スイ
ッチング素子であるトランジスタTl用第1導電領域5
の中に形成されていたが、第2実施例のスイッチング装
置S2では、制御回路用トランジスタT2が、半導体基
板200表面部分にトランジスタTl用第1導電領域か
らは分離した別途の第1導電型領域に形成されている。In the first embodiment, the control circuit transistor T2 has a first conductive region 5 for the transistor Tl, which is a switching element.
However, in the switching device S2 of the second embodiment, the control circuit transistor T2 is formed in a separate first conductivity type region separated from the first conductivity region for the transistor Tl on the surface portion of the semiconductor substrate 200. is formed.
つまり、制御回路用トランジスタT2は、半導体基板2
における高抵抗領域2b側の表面に、トランジスタTI
用の第1導電型領域であるP層5′とは別の第1導電型
領域であるPH5″があって、ここに形成されている。In other words, the control circuit transistor T2 is connected to the semiconductor substrate 2.
On the surface of the high resistance region 2b side, the transistor TI
There is a first conductivity type region PH5'' which is separate from the P layer 5' which is a first conductivity type region for the first conductivity type, and is formed here.
なお、PJW5’、5“は分離されていても同時形成す
ることができることはいうまでもない。It goes without saying that PJWs 5' and 5'' can be formed simultaneously even if they are separated.
このPI’ii5’の表面には、第2導電型領域である
n″J’1ill’、12’が離間して形成されている
。そして、以上の各領域が形成された半導体基板2の表
面上には、絶縁膜13を介して、前記n0層11’、1
2’の間をまたぐように、Po1y Si等からなる電
極14が形成されている。On the surface of this PI'ii5', second conductivity type regions n''J'1ill', 12' are formed at a distance.The surface of the semiconductor substrate 2 on which each of the above regions is formed Above, the n0 layers 11', 1 are formed through an insulating film 13.
An electrode 14 made of PolySi or the like is formed so as to straddle the space between the electrodes 2'.
そして、この電極14を絶縁ゲー)G、前記n3層11
’、12’をドレインDまたはソースS(図ではn゛層
12’をソースS、 n″″層11′をドレインD)と
し、これらのn+層11’、12′で挟まれた2層5“
の表面をチャネル形成領域として、トランジスタT2が
構成されている。Then, this electrode 14 is insulated
', 12' are the drain D or source S (in the figure, the n' layer 12' is the source S, and the n''' layer 11' is the drain D), and the two layers 5 sandwiched between these n+ layers 11' and 12' are “
The transistor T2 is configured with the surface of the transistor T2 serving as a channel formation region.
第2実施例でも、トランジスタT2のしきい値電圧はト
ランジスタTlよりも低くされている。In the second embodiment as well, the threshold voltage of the transistor T2 is set lower than that of the transistor Tl.
この他の光電変換素子アレイDA1、第1・第2の抵抗
性素子R1,R2は、半導体基板2上に絶縁膜20を介
して積層され、各素子はNi −CrあるいはAI等に
よる導電性薄膜またはIngot等による透明導電膜に
よって接続されており、先の第1実施例と同じ構成とな
っている。The other photoelectric conversion element array DA1 and the first and second resistive elements R1 and R2 are laminated on the semiconductor substrate 2 with an insulating film 20 in between, and each element is made of a conductive thin film made of Ni-Cr or AI. Alternatively, they are connected by a transparent conductive film made of Ingot or the like, and have the same configuration as the first embodiment.
ここで、第2実施例の如(、スイッチング素子であるト
ランジスタT1が形成される第1導電領域と、制御回路
用のトランジスタT2が形成される第1導電型領域を分
離することにより、ノイズ等によるスイッチングの誤動
作を防止できるようになる。すなわち、ノイズ等により
トランジスタT1のドレインとなる第2導電型半導体基
板2に高電圧が印加された場合には、これに伴いトラン
ジスタT1のゲート電極8の電位が上昇し、トランジス
タT1を導通させる方向に働く。ところがトランジスタ
T2が形成されている第1導電型領域5#も、トランジ
スタT1が形成されている第1導電型領域5′と分離さ
れているため、半導体基板2の電位の上昇とともに電位
が上昇しトランジスタT2を導通させる方向に働き、ト
ランジスタT1のゲート電極8の電位の上昇を防ぐ、こ
のようにして、光入力以外によるトランジスタTIの誤
動作が防止できるのである。なお、第2実施例のスイッ
チング装置S2の等価回路は、第2図のトランジスタT
2のチャネル形成領域(点線で示された部分)がソース
に接続されていない状態となる。この場合、直流電位の
安定化のためにトランジスタT2のチャネル形成領域を
トランジスタT1のソースへ高抵抗を介して接続してお
くこともできる。Here, as in the second embodiment (by separating the first conductive region in which the transistor T1 serving as a switching element is formed and the first conductivity type region in which a transistor T2 for a control circuit is formed), noise can be reduced. In other words, when a high voltage is applied to the second conductivity type semiconductor substrate 2, which becomes the drain of the transistor T1, due to noise or the like, the gate electrode 8 of the transistor T1 is The potential increases and acts in the direction of making the transistor T1 conductive.However, the first conductivity type region 5# where the transistor T2 is formed is also separated from the first conductivity type region 5' where the transistor T1 is formed. Therefore, as the potential of the semiconductor substrate 2 rises, the potential increases and acts in the direction of making the transistor T2 conductive, thereby preventing the potential of the gate electrode 8 of the transistor T1 from rising. In this way, malfunction of the transistor TI due to factors other than optical input is prevented. The equivalent circuit of the switching device S2 of the second embodiment is the transistor T of FIG.
The second channel forming region (portion indicated by the dotted line) is not connected to the source. In this case, the channel forming region of the transistor T2 may be connected to the source of the transistor T1 via a high resistance in order to stabilize the DC potential.
続いて、第3実施例の説明を行う。Next, a third embodiment will be explained.
第4図は、この発明のスイッチング装置の第3実施例を
あられし、第5図は、このスイッチング装置の等価回路
をあられす。第3実施例のスイッチング装置S3では、
第1の抵抗性素子R3、第2の抵抗性素子R4をもトラ
ンジスタT1.T2が形成された半導体基板2内に形成
し、かつ同日付で出願する多層型光電変換素子を、受光
素子としてこの半導体基板2上に積層した点に大きな特
徴がある。FIG. 4 shows a third embodiment of the switching device of the present invention, and FIG. 5 shows an equivalent circuit of this switching device. In the switching device S3 of the third embodiment,
The first resistive element R3 and the second resistive element R4 are also connected to the transistor T1. A major feature of this invention is that it is formed in the semiconductor substrate 2 on which T2 is formed, and a multilayer photoelectric conversion element, which is filed on the same date, is laminated on this semiconductor substrate 2 as a light receiving element.
まず、トランジスタTI、T2は、第1図に示した例と
同じ構成のものである。ここでも、制御回路DRZ用ト
ランジスタT2のしきい値電圧はトランジスタT1より
も低くされている。First, transistors TI and T2 have the same configuration as the example shown in FIG. Also here, the threshold voltage of the control circuit DRZ transistor T2 is set lower than that of the transistor T1.
一方、第1の抵抗性素子R3は、デイプレッション型の
電界効果型トランジスタの構造において、そのゲートと
ソースが接続(短絡)された構成となっている。詳しく
説明すると次の通りである、第1導電型領域である2層
50が半導体基板2の表面に形成され、さらに、2層5
0の表面には、第2導電型領域であるn0層51a、5
1bが離間して形成されている。そして、デイプレッシ
ョン(ノーマリイ・オン)型とするために、離間したn
1層51a、51b間をまたぐように薄い1層52が形
成されている。以上、各領域が形成された半導体基板2
の表面には、絶縁膜53を介して、前記n゛層51a、
51bの間をまたぐように、Po1y Si等からなる
電極54が形成されている。そして、この電極54を絶
縁ゲートG1前記n0層51aをドレインD1前記n3
層51bをソースSとし、ゲート・ソース間は図に示す
ようにA1等の導電層55により接続され、第5図に示
す高抵抗の第1の抵抗性素子R3となっている。On the other hand, the first resistive element R3 has a structure of a depletion field effect transistor, with its gate and source connected (short-circuited). To explain in detail, as follows, two layers 50, which are first conductivity type regions, are formed on the surface of the semiconductor substrate 2, and further, two layers 50 are formed on the surface of the semiconductor substrate 2.
n0 layers 51a and 5 which are second conductivity type regions are formed on the surface of the
1b are formed apart from each other. Then, in order to make it a depletion (normally on) type, the n
A thin layer 52 is formed so as to straddle the layers 51a and 51b. As described above, the semiconductor substrate 2 in which each region is formed
The n layer 51a,
An electrode 54 made of PolySi or the like is formed so as to straddle the space between the electrodes 51b. Then, this electrode 54 is connected to the insulated gate G1, the n0 layer 51a is connected to the drain D1, the n3
The layer 51b is used as a source S, and the gate and source are connected by a conductive layer 55 such as A1 as shown in the figure, forming a high resistance first resistive element R3 shown in FIG.
また、第2の抵抗性素子R4は、電界効果型トランジス
タの構造において、そのゲートとドレインが接続(短絡
)された構成となっている。詳しく説明すると次の通り
である。第1導電型領域である2層60が半導体基板2
の表面に形成され、さらに、2層60の表面には、第2
導電型領域であるn+層61a、61bが離間して形成
されている0以上の各領域が形成された半導体基板2の
表面には、絶縁膜63を介して、前記n+層61a、5
1bの間をまたぐように、Po1y St等からなる電
極64が形成されている。そして、この電極64を絶縁
ゲート、前記n+層61aをドレイン、前記n′″層6
1bをソースとし、ドレインとゲートは図に示すように
A1等の導電層65により接続され、第5図に示す整流
特性を持つ非線形な抵抗性素子R4となる。この抵抗性
素子R4はダイオードと等価である。Further, the second resistive element R4 has a structure of a field effect transistor, with its gate and drain connected (short-circuited). A detailed explanation is as follows. The second layer 60, which is the first conductivity type region, is the semiconductor substrate 2.
Further, a second layer 60 is formed on the surface of the second layer 60.
The n+ layers 61a, 5 are formed on the surface of the semiconductor substrate 2, in which zero or more regions are formed with the n+ layers 61a, 61b, which are conductivity type regions, through an insulating film 63.
An electrode 64 made of PolySt or the like is formed so as to straddle between the electrodes 1b. Then, this electrode 64 is an insulated gate, the n+ layer 61a is a drain, and the n'' layer 6
1b serves as a source, and the drain and gate are connected by a conductive layer 65 such as A1 as shown in the figure, forming a nonlinear resistive element R4 having rectifying characteristics as shown in FIG. This resistive element R4 is equivalent to a diode.
第3実施例では、図より明らかなように、第1、第2・
の抵抗性素子R3,R4は、トランジスタT2.TIと
その一部(2層、n゛層、絶縁膜を介したPo1y S
t等からなる電極)が同一構成であるため、以上の各素
子を同一半導体基板内に同時に形成することが可能とな
る。In the third embodiment, as is clear from the figure, the first, second and
The resistive elements R3, R4 of transistors T2. TI and a part of it (2 layers, n layer, PolyS through an insulating film)
Since the electrodes (electrodes such as t) have the same structure, each of the above elements can be formed simultaneously in the same semiconductor substrate.
つぎに、受光素子である光電変換素子DA2を説明する
。素子DA2は、厚み方向に順に積層形成された光電変
換部70、裏面電極71および表面電極72からなり、
半導体基板2上に絶縁膜20′を介して形成されている
。裏面電極71は、トランジスタT1のゲートに一部が
接続され、Ni−Cr等よりなる導電性M膜からなる0
表面電極72は、もちろんl11m0*等による透明導
電薄膜である。光電変換部70は、厚さ方向に順に積層
された3つの光電変換層73.74.75からなり、こ
れら各光電変換層は、アモルファスシリコン等からなる
第1導電型(たとえばP型)半導体層、比較的価電子制
御不純物濃度の少ない半導体層(1層)、第2導電型(
たとえばn型)半導体層が、この順序に積層され構成さ
れている。Next, the photoelectric conversion element DA2, which is a light receiving element, will be explained. The element DA2 consists of a photoelectric conversion section 70, a back electrode 71, and a front electrode 72, which are laminated in order in the thickness direction.
It is formed on the semiconductor substrate 2 with an insulating film 20' interposed therebetween. The back electrode 71 is partially connected to the gate of the transistor T1 and is made of a conductive M film made of Ni-Cr or the like.
The surface electrode 72 is, of course, a transparent conductive thin film made of l11m0* or the like. The photoelectric conversion unit 70 consists of three photoelectric conversion layers 73, 74, and 75 stacked in order in the thickness direction, and each of these photoelectric conversion layers is a first conductivity type (for example, P type) semiconductor layer made of amorphous silicon or the like. , a semiconductor layer (one layer) with a relatively low concentration of valence electron control impurities, a second conductivity type (
For example, n-type) semiconductor layers are stacked in this order.
各々の素子は、Ni−CrあるいはA1等による導電性
薄膜またはIn*Osによる透明導電膜によって第4.
5図に示すように接続され、また、光電変換素子DA2
と半導体基板2との接続は、図に示すように、絶縁膜2
0′の一部をエツチング等により除去して接続している
。Each element is formed by a conductive thin film made of Ni-Cr or A1 or a transparent conductive film made of In*Os.
The photoelectric conversion element DA2 is connected as shown in Figure 5.
and the semiconductor substrate 2 are connected to each other through the insulating film 2 as shown in the figure.
The connection is made by removing a part of 0' by etching or the like.
第3実施例では、受光素子がひとつの光電変換素子DA
2が設けられているだけであったが、受光素子を、複数
の光電変換素子DA2が設けられたアレイとしてもよい
し、さらに、第1図に示す光電変換素子アレイDAIと
してもよい。また、第1、第2の抵抗性素子のいずれか
を第8図に示す従来例のごとく半導体薄膜で形成しても
よい。In the third embodiment, the light receiving element is a single photoelectric conversion element DA.
However, the light receiving element may be an array including a plurality of photoelectric conversion elements DA2, or may be a photoelectric conversion element array DAI shown in FIG. Further, either the first or second resistive element may be formed of a semiconductor thin film as in the conventional example shown in FIG.
しかし、本実施例は、図に示すように、受光部のみを半
導体薄膜で形成できるために、光電変換素子の自由度が
大きく効率の良いものが得られる、また、第1、第2の
抵抗性素子R3,R4が形成された2層50.60はト
ランジスタTIの2層と直接的に接続されていない。そ
のため、たとえば、トランジスタT1のドレインとなる
第2導電型半導体基板2に、ノイズ等により高電圧が発
生した場合には、それに伴い2層50.60の電位が上
昇し、トランジスタT2が導通ずるように働き、トラン
ジスタT1のゲート電位の上昇を防ぐように働(。その
ため、ノイズ等によるスイッチングの誤動作が生じにく
いスイッチング装置が実現できる。なお、2層50.6
0は直流電位の安定のために、第5図の等価回路で示さ
れるように高抵抗でスイッチング素子のソースに接続す
ることができる。However, in this embodiment, as shown in the figure, only the light receiving part can be formed of a semiconductor thin film, so a photoelectric conversion element with a large degree of freedom and high efficiency can be obtained. The two layers 50 and 60 in which the functional elements R3 and R4 are formed are not directly connected to the two layers of the transistor TI. Therefore, for example, if a high voltage is generated in the second conductivity type semiconductor substrate 2, which becomes the drain of the transistor T1, due to noise or the like, the potential of the second layer 50, 60 increases accordingly, and the transistor T2 becomes conductive. The double-layer 50.6
0 can be connected to the source of the switching element with a high resistance, as shown in the equivalent circuit of FIG. 5, in order to stabilize the DC potential.
また、受光素子は光電変換層が複数積層されてなり、各
光電変換層が、その半導体薄膜における波長λの入射光
に対する吸収係数をα(λ)、半導体薄膜のキャリア収
集長をLとすると、L≦1/α(λ)となる波長の光を
光電変換する場合、特に、各光電変換層の厚みd≦して
あれば、光電変換効率が良い。Further, the light-receiving element is made up of a plurality of photoelectric conversion layers laminated, and each photoelectric conversion layer has an absorption coefficient of the semiconductor thin film for incident light of wavelength λ as α(λ), and a carrier collection length of the semiconductor thin film as L. When photoelectrically converting light having a wavelength such that L≦1/α(λ), the photoelectric conversion efficiency is particularly good if the thickness d≦ of each photoelectric conversion layer is satisfied.
つぎに、第4実施例を説明する。Next, a fourth embodiment will be explained.
第6図は、この発明のスイッチング装置の第4実施例を
あられし、第7図は、このスイッチング装置の等価回路
をあられす。FIG. 6 shows a fourth embodiment of the switching device of the present invention, and FIG. 7 shows an equivalent circuit of this switching device.
第1〜3実施例においては、制御回路用のトランジスタ
にはノーマリイ・オフ(エンハンスメント)型のものが
使われていたが、第4実施例のスイッチング装置S4で
は、このトランジスタにノーマリイ・オン型のものが使
われている。In the first to third embodiments, normally off (enhancement) type transistors were used for the control circuit transistors, but in the switching device S4 of the fourth embodiment, normally on type transistors were used for the transistors. something is being used.
第6.7図に示すように、第4実施例は、第2実施例と
同じ構成のスイッチング素子用トランジスタT1および
光電変換素子アレイDAIを備えており、さらに、その
他に、トランジスタT2’、および、このトランジスタ
T2’と第2の光電変換素子アレイDA3からなる制御
回路DR3を備えている。As shown in FIG. 6.7, the fourth embodiment includes a switching element transistor T1 and a photoelectric conversion element array DAI having the same configuration as the second embodiment, and also includes a transistor T2' and a photoelectric conversion element array DAI. , a control circuit DR3 including this transistor T2' and a second photoelectric conversion element array DA3.
トランジスタT2’は、第6図に示すように、第2導電
型半導体基板2の高抵抗領域2b側の表面に、トランジ
スタT1が形成される第1導電型領域5′から分離され
た別の第1導電型領域である2層5#に形成されている
。As shown in FIG. 6, the transistor T2' is formed by forming another conductive layer on the surface of the second conductive type semiconductor substrate 2 on the high resistance region 2b side, which is separated from the first conductive type region 5' where the transistor T1 is formed. It is formed in two layers 5# which are one conductivity type regions.
この2層5#の表面には第2導電型領域であるn゛層8
1.82が離間して形成されている。さらに、この離間
したn゛層81.82の間をまたぐように、イオン注入
等により薄い1層88が形成されている0以上の各領域
が形成された半導体基板2の表面には、絶縁H¥!83
を介して、前記n゛層81,82の間をまたぐように、
Po1y Si等からなる電極84が形成されている。On the surface of this two layer 5# is an n layer 8 which is a second conductivity type region.
1.82 are formed spaced apart. Furthermore, an insulating H ¥! 83
so as to straddle between the n' layers 81 and 82 via
An electrode 84 made of PolySi or the like is formed.
そして、この電極84をゲートG、前記n゛層82をソ
ース、n′″層81をドレイン、薄い1層88をチャネ
ルとしてデイプレッション(ノーマリイ・オン)型トラ
ンジスタT2’が構成されている。A depletion (normally on) type transistor T2' is constructed by using this electrode 84 as a gate G, the n'' layer 82 as a source, the n'' layer 81 as a drain, and the thin single layer 88 as a channel.
さらに、このトランジスタTl、T2’が形成された半
導体基板2上に、絶縁膜20を介して、第1、第2の光
電変換素子アレイDAI、DA31が積層されている。Further, first and second photoelectric conversion element arrays DAI and DA31 are stacked on the semiconductor substrate 2 on which the transistors Tl and T2' are formed, with an insulating film 20 in between.
ここで、この第1、第2の光電変m素子アレイDAI、
DA3は、第1.3図に示した光電変換素子アレイと同
様の構成である。また各素子は、Ni−CrあるいはA
1等により導電性薄膜、または、Intoオにより透明
導電膜によって、第6,7図に示す接続となっている。Here, the first and second photoelectric variable element arrays DAI,
DA3 has the same configuration as the photoelectric conversion element array shown in FIG. 1.3. In addition, each element is made of Ni-Cr or A
The connection shown in FIGS. 6 and 7 is made by a conductive thin film such as No. 1 or a transparent conductive film such as Into O.
このように、この発明は、制御回路を構成するトランジ
スタのタイプに拘束されることなく設計の自由度の大き
なスイッチング装置を提供できるものである。In this way, the present invention can provide a switching device with a large degree of freedom in design without being restricted by the types of transistors that constitute the control circuit.
この発明は、上記実施例に限らない。例えば、スイッチ
ング素子が、バイポーラ型トランジスタであったり、サ
イリスタ等化の半導体素子であってもよい。This invention is not limited to the above embodiments. For example, the switching element may be a bipolar transistor or a thyristor-equalized semiconductor element.
請求項1〜9記載のスイッチング装置は、以上述べたよ
うに、各素子の最適化が図りゃすく、しかも、製造し易
い。As described above, in the switching device according to the first to ninth aspects, each element can be easily optimized, and furthermore, it is easy to manufacture.
請求項3記載のスイッチング装置では、受光素子におけ
る光電変換効率を十分なものとするこさができる。In the switching device according to the third aspect, the photoelectric conversion efficiency in the light receiving element can be made sufficient.
請求項4記載のスイッチング装置では、集積化が図りや
すい。In the switching device according to the fourth aspect, it is easy to integrate the switching device.
請求項5記載のスイッチング装置では、スイッチング素
子の誤動作を抑制できる。In the switching device according to the fifth aspect, malfunction of the switching element can be suppressed.
請求項9記載のスイッチング装置では、スイッチング素
子の高速遮断が図れる。In the switching device according to the ninth aspect of the invention, the switching element can be shut off at high speed.
第1図は、この発明のスイッチング装置の第1実施例を
あられす概略断面図、第2図は、このスイッチング装置
の等価回路図、第3図は、この発明のスイッチング装置
の第2実施例をあられす概略断面図、第4図は、この発
明のスイッチング装置の第3実施例をあられす概略断面
図、第5図は、このスイッチング装置の等価回路図、第
6図は、この発明のスイッチング装置の第4実施例をあ
られす概略断面図、第7図は、このスイッチング装置の
等価回路図、第8図は、従来のスイッチング装置をあら
れす概略断面図、第9図は、このスイッチング装置の等
価回路図である。
2・・・第2導電型半導体基板 5.5’5“・・・
第1導電型領域 81〜s4・・・スイッチング装置
DAl、DA2・・・受光素子 T1・・・スイ
ッチング素子 DRI〜DR3・・・制御回路R1,
R3・・・第1の抵抗性素子 R2,R4・・・第2
の抵抗性素子
代理人 弁理士 松 本 武 彦
PI
DR2
第7図
R3
第9図
ラ弓げ酵甫正書(自発
補正の対象
平成1年4月20日
明細書
補正の内容
明細書第1
2頁第7行に
「各光電変化層」
平成1年特許願第044122号
とあるを、
「各光電変換層」
と訂正する。
発明の名称
スイッチング装置
東京都千代田区霞が関1丁目3番1号
工業技術院長
三 (ばか1名)
4、復代理人(イ切太
補正の対象
別紙のとおりFIG. 1 is a schematic cross-sectional view of a first embodiment of the switching device of the present invention, FIG. 2 is an equivalent circuit diagram of this switching device, and FIG. 3 is a second embodiment of the switching device of the present invention. 4 is a schematic sectional view showing a third embodiment of the switching device of the present invention, FIG. 5 is an equivalent circuit diagram of this switching device, and FIG. 6 is a schematic sectional view showing the third embodiment of the switching device of the present invention. 7 is an equivalent circuit diagram of this switching device, FIG. 8 is a schematic sectional view of a conventional switching device, and FIG. 9 is a schematic sectional view of a fourth embodiment of the switching device. FIG. 3 is an equivalent circuit diagram of the device. 2... Second conductivity type semiconductor substrate 5.5'5"...
First conductivity type region 81-s4... Switching device DAl, DA2... Light receiving element T1... Switching element DRI-DR3... Control circuit R1,
R3...first resistive element R2, R4...second
Resistive element agent Patent attorney Takehiko Matsumoto PI DR2 Figure 7 R3 Figure 9 Yuge Koho Seisho (subject to voluntary amendment April 20, 1999 Description of contents of amendment to the specification No. 1 2) In the 7th line of the page, "Each photoelectric conversion layer" 1999 Patent Application No. 044122 is corrected to "Each photoelectric conversion layer." Name of the invention Switching device 1-3-1 Kasumigaseki Kogyo, Chiyoda-ku, Tokyo 3 Directors of the Technical Agency (1 idiot) 4. Sub-agents (as per the appendix subject to I-Kirita amendment)
Claims (1)
子により発生した電力により駆動されるスイッチング素
子と、制御回路を備えたスイッチング装置において、前
記スイッチング素子が、第2導電型半導体基板の表面部
分に形成された第1導電型領域を構成部分として有する
素子であり、前記制御回路を構成する素子の少なくとも
ひとつが、前記第1導電型領域、または、前記第2導電
型半導体基板表面に別途設けられた第1導電型領域に形
成されていることを特徴とするスイッチング装置。 2 受光素子が、半導体薄膜で形成された光電変換層に
より電力を発生する請求項1記載のスイッチング装置。 3 受光素子は光電変換層が複数積層されてなり、各光
電変換層が、その半導体薄膜における波長λの入射光に
対する吸収係数をα(λ)、半導体薄膜のキャリア収集
長をLとした場合、L≦1/α(λ)となる波長の光を
光電変換する請求項2記載のスイッチング装置。 4 受光素子が、スイッチング素子および制御回路用の
素子の形成された半導体基板上に積層形成されている請
求項1から請求項3までのいずれかに記載のスイッチン
グ装置。 5 スイッチング素子が、第2導電型半導体基板のうち
の第2導電型領域をドレイン領域とする電界効果型トラ
ンジスタであり、少なくとも、前記制御回路用の素子が
形成されている第1導電型領域が、前記スイッチング素
子用の第1導電型領域から分離されている請求項1から
請求項4までのいずれかに記載のスイッチング装置。 6 制御回路が、制御電極と一対の出力端子を持つトラ
ンジスタと、前記制御電極およびトランジスタの一方の
出力端子の間に接続された第1の抵抗性素子と、前記制
御電極およびトランジスタの他方の出力端子の間に接続
された第2の抵抗性素子からなり、前記トランジスタ、
第1または第2の抵抗性素子の少なくとも1つが半導体
基板表面の第1導電型領域に形成されており、前記第1
の抵抗性素子が受光素子に並列に接続され、前記トラン
ジスタの一方の出力端子がスイッチング素子である電界
効果型トランジスタのゲートに接続されている請求項1
から請求項5までのいずれかに記載のスイッチング装置
。 7 第1の抵抗性素子が、ディプレッションタイプの電
界効果型トランジスタの構造を有するものであって、そ
のゲートとソースが接続されているとともにソース側が
制御回路用トランジスタの制御電極に接続され、ドレイ
ン側がスイッチング素子用の電界効果型トランジスタの
ゲートに接続されている請求項6記載のスイッチング装
置。 8 第2の抵抗性素子が、電界効果型トランジスタの構
造を有するものであって、そのゲートとドレインが接続
されているとともにソース側が制御回路用トランジスタ
の制御電極に接続され、ドレイン側がスイッチング素子
用の電界効果型トランジスタのソースに接続されている
請求項6または請求項7記載のスイッチング装置。 9 制御回路のトランジスタが電界効果型トランジスタ
であり、この電界効果型トランジスタのしきい値電圧が
、前記スイッチング素子である電界効果型トランジスタ
のしきい値電圧よりも低い請求項6から請求項8までの
いずれかに記載のスイッチング装置。[Scope of Claims] 1. A switching device including a light-receiving element that receives light and generates power, a switching element that is driven by the power generated by the light-receiving element, and a control circuit, wherein the switching element includes a second The element has a first conductivity type region formed on a surface portion of a conductivity type semiconductor substrate as a constituent part, and at least one of the elements constituting the control circuit has the first conductivity type region or the second conductivity type region. 1. A switching device characterized in that the switching device is formed in a first conductivity type region separately provided on a surface of a type semiconductor substrate. 2. The switching device according to claim 1, wherein the light receiving element generates power by a photoelectric conversion layer formed of a semiconductor thin film. 3. The light-receiving element is composed of a plurality of photoelectric conversion layers laminated, and each photoelectric conversion layer has an absorption coefficient of the semiconductor thin film for incident light of wavelength λ as α(λ), and a carrier collection length of the semiconductor thin film as L: 3. The switching device according to claim 2, wherein light having a wavelength satisfying L≦1/α(λ) is photoelectrically converted. 4. The switching device according to any one of claims 1 to 3, wherein the light receiving element is laminated on a semiconductor substrate on which switching elements and control circuit elements are formed. 5. The switching element is a field effect transistor whose drain region is a second conductivity type region of the second conductivity type semiconductor substrate, and at least the first conductivity type region in which the control circuit element is formed is a field effect transistor. , the switching device according to any one of claims 1 to 4, wherein the first conductivity type region for the switching element is separated from the first conductivity type region. 6. The control circuit includes a transistor having a control electrode and a pair of output terminals, a first resistive element connected between the control electrode and one output terminal of the transistor, and a first resistive element connected between the control electrode and the other output terminal of the transistor. a second resistive element connected between terminals of the transistor;
At least one of the first or second resistive elements is formed in a first conductivity type region on the surface of the semiconductor substrate, and
2. A resistive element is connected in parallel to a light receiving element, and one output terminal of said transistor is connected to a gate of a field effect transistor which is a switching element.
6. The switching device according to claim 5. 7 The first resistive element has the structure of a depletion type field effect transistor, and its gate and source are connected, the source side is connected to the control electrode of the control circuit transistor, and the drain side is connected to the control electrode of the control circuit transistor. 7. The switching device according to claim 6, wherein the switching device is connected to a gate of a field effect transistor for a switching element. 8 The second resistive element has the structure of a field effect transistor, and its gate and drain are connected, the source side is connected to the control electrode of the transistor for the control circuit, and the drain side is connected to the control electrode of the transistor for the switching element. 8. The switching device according to claim 6, wherein the switching device is connected to a source of a field effect transistor. 9. The transistor of the control circuit is a field effect transistor, and the threshold voltage of the field effect transistor is lower than the threshold voltage of the field effect transistor serving as the switching element. The switching device according to any one of.
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Citations (3)
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| JPS62250719A (en) * | 1986-04-23 | 1987-10-31 | Matsushita Electric Works Ltd | Semiconductor relay circuit |
| JPS6351681A (en) * | 1986-08-20 | 1988-03-04 | Agency Of Ind Science & Technol | Semiconductor device |
| JPS63283081A (en) * | 1987-04-30 | 1988-11-18 | Sharp Corp | Light-coupling type semiconductor relay device |
-
1989
- 1989-02-23 JP JP1044122A patent/JP2681885B2/en not_active Expired - Lifetime
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| JPS63283081A (en) * | 1987-04-30 | 1988-11-18 | Sharp Corp | Light-coupling type semiconductor relay device |
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| JP2681885B2 (en) | 1997-11-26 |
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