JPH02223217A - 半導体集積回路のための入力保護回路および出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体集積回路のための入力保護回
路および出力回路に関し、特に、電源が供給されないと
きの電力消費を防ぐことのできる、半導体集積回路のた
めの入力保護回路および出力回路に関する。

［従来の技術］ 第９図は、互いに異なった電源から電源電圧の供給を受
ける２つの回路の接続を示す模式図である。第９図を参
照して、回路Ａは電源端子１ａを介して成る電源に接続
される。回路Ｂは電源端子１ｂを介して別の電源に接続
される。回路Ａの出力端子４ａが伝送ライン４０を介し
て回路Ｂの入力端子３ｂに接続される。端子２ａおよび
２ｂは各々接地端子である。回路ＡおよびＢは、たとえ
ば、各々が別々の半導体チップ中に設けられる。

第１０図は、従来の入力保護回路を示す回路図である。

第１０図を参照して、この入力保護回路は、電源端子１
と接地端子２との間に直列に接続されたＰＭＯＳトラン
ジスタ５およびＮＭＯＳトランジスタ９と、入力端子３
と電源端子１との間に接続された保護ダイオード１１と
、入力端子３と接地端子２との間に接続された保護ダイ
オード１２とを含む。この入力保護回路は、たとえば、
第９図に示す回路Ｂの入力部に設けられる。

第１１図は、従来の出力回路を示す回路図である。第１
１図を参照して、この出力回路は、電源端子１と接地端
子２との間に直列に接続されたＰＭＯＳトランジスタ５
およびＮＭＯＳトランジスタ９と、トランジスタ５に寄
生して形成される寄生ダイオード２５と、トランジスタ
９に寄生して形成される寄生ダイオード２６とを含む。

この出力回路は、たとえば、第９図に示す回路Ａの出力
部に設けられる。

第１２図は、第１０図に示す入力保護回路を構成する半
導体基板の断面構造図である。第１２図を参照して、ｐ
−半導体基板２１上に、ＰＭＯＳトランジスタ５と、Ｎ
ＭＯＳトランジスタ９と、入力保護ダイオード１１およ
び１２とが形成される。

第１３図は、第１１図に示す出力回路を構成する半導体
基板の断面構造図である。第１３図を参照して、ｐ−半
導体基板２１上に、ＰＭＯ８）ランジスタ５と、ＮＭＯ
Ｓトランジスタ９と、寄生ダイオード２５および２６と
が形成される。

〔発明が解決しようとする課題］ たとえば、第９図に示す回路Ａの出力部に第１１図に示
す出力回路が設けられ、回路Ｂの入力部に第１０図に示
す入力保護回路が設けられている場合を仮定する。この
場合において、回路Ａにのみに電源電圧が供給され、し
たがって、回路Ｂに電源電圧が供給されないとき、以下
のような不都合が生じる。

すなわち、回路Ａ中には第１１図に示す出力回路が設け
られているので、第９図に示す回路Ｂの入力端子３ｂは
、寄生ダイオード２５を介して回路Ａの電源電圧にバイ
アスされる。回路Ｂの入力部には第１０図に示す人力保
護回路が設けられているので、入力端子３ｂにバイアス
された電圧が入力保護ダイオード１１を介して電源端子
１に与えれることになる。したがって、回路Ｂが回路Ａ
の出力端子４ａの電圧に依存して動作する。その結果、
回路Ｂが動作することにより不要な電力消費が増加する
ことになる。また、第１０図に示すトランジスタ５を介
して電源から過大な電流が流れることになる。

これとは逆に、回路Ｂにのみ電源電圧が供給され、した
がって、回路Ａに電源電圧が供給されないときには、同
様にして、以下のような不都合が生じる。すなわち、回
路Ａの出力端子４ａが回路Ｂの入力端子３ｂおよび入力
保護ダイオード１１を介して電源電圧にバイアスされる
。バイアスされた電圧は、第１１図に示す寄生ダイオー
ド２５を介して電源端子１に与えられる。したがって、
回路Ａが端子３ｂの電圧に依存して動作することになり
、その結果、不要な電力消費が増加することになる。

請求項（１）および（２）の発明は、上記のような課題
を解決するめためになされたもので、電源電圧が供給さ
れないときの電力消費を防ぐことのできる半導体集積回
路のための入力保護回路および出力回路を得ることを目
的とする。

［課題を解決するための手段］ 請求項（１）の発明に係る入力保護回路は、保護される
べき半導体集積回路に電源電圧を供給するための電源線
手段と、電源線手段と保護されるべき集積回路の入力ノ
ードとの間に接続された保護ダイオード手段と、入力信
号を受けるための入力端子と保護されるべき集積回路の
入力ノードとの間に接続され、電源線手段の電圧に応答
して動作するスイッチング手段とを含む。スイッチング
手段は、電源線手段の電圧を基板電位として受けるよう
に接続された基板ノードを有する。この入力保護回路は
、さらに、スイッチング手段の基板ノードと電源線手段
との間に接続され、基板ノードから電源線手段に向かっ
て流れる電流を遮断するための遮断ダイオード手段を含
む。

請求項（２）の発明に係る出力回路は、半導体集積回路
に電源電圧を供給するための電源線手段と、集積回路か
らの信号を受ける入力ノードと電源線手段との間に接続
され集積回路に寄生して形成される寄生ダイオード手段
と、入力ノードと出力端子との間に接続され電源線手段
の電圧に応答して動作するスイッチング手段とを含む。

スイッチング手段は、電源線手段の電圧を基板電位とし
て受けるように接続された基板ノードを有する。

この出力回路は、さらに、基板ノードと、電源線手段と
の間に接続され、基板ノードから電源線手段に向かって
流れる電流を遮断するための遮断ダイオード手段を含む
。

［作用］ 請求項（１）の発明における人力保護回路では、遮断ダ
イオード手段が設けられているので、電源線手段から電
源電圧が供給されないとき、これに応答してスイッチン
グ手段がオフする。また、遮断ダイオード手段が設けら
れているので、入力端子に与えられた電圧は、スイッチ
ング手段の基板ノードに与えられても、電源線手段に与
えられることがない。したがって、この電圧によって保
護されるべき半導体集積回路が動作することはなく、そ
の結果、不要な電力消費が防がれる。

請求項（２）の発明における出力回路では、電源線手段
から電源電圧が供給されないとき、これに応答してスイ
ッチング手段がオフする。また、・遮断ダイオード手段
が設けられているので、出力端子に外部から与えられた
電圧は、スイッチング手段の基板ノードに与えられても
、電源線手段には与えられない。したがって、出力端子
に外部から与えられた電圧によって半導体集積回路が動
作することはなく、その結果、不要な電力消費が防がれ
る。

［発明の実施例コ 第１図は、この発明の一実施例を示す入力保護回路の回
路図である。第１０図に示した従来の回路と比較して異
なる点は以下のとおりとなる。すなわち、第１図に示す
入力保護回路は、入力端子３と入力保護ダイオード１１
および１２の共通接続ノードとの間に並列に接続された
ＰＭＯＳトランジスタ７およびＮＭＯＳトランジスタ８
と、トランジスタ７の基板電位ノードと電源端子１との
間に接続されたＰＭＯ３）ランジスタロと、電源電圧に
応答して動作するインバータ１０とを含む。

トランジスタ７および８により電源電圧に応答して動作
するトランスミッションゲートが構成される。ｋランジ
スタロないし８には、この図に示されるように寄生ダイ
オード１３ないし１７が形成される。

第２図は、第１図に示す入力保護回路を構成する半導体
基板の断面構造図である。第２図を参照して、この入力
保護回路には、トランジスタ７に寄生して寄生ダイオー
ド１４および１５が形成され、トランジスタ８に寄生し
て寄生ダイオード１６および１７が形成され、トランジ
スタ６に寄生して寄生ダイオード１３が形成される。

次に、再び第１図を参照して、入力保護回路の動作につ
いて説明する。

第１図に示す入力保護回路が第９図に示す回路Ｂの入力
部に設けられ、かつ、電源電圧が供給されない場合を仮
定する。一方、回路Ａには電源電圧が供給されるものと
する。電源電圧が与えられないので、トランジスタ７お
よび８によって構成されたトランスミッションゲートが
オフする。これにより、入力端子３からこのトランスミ
ッションゲートおよび入力保護ダイオード１１を介して
電源端子１に接続される経路は完全に遮断される。

これと同時に、入力端子３からトランジスタ７の寄生ダ
イオード１５を介して電源端子１に接続される経路は、
トランジスタ６の寄生ダイオード１３が逆方向に形成さ
れているので、遮断される。

したがって、入力端子３に電源電圧レベルの電圧が与え
られても、電源端子１がその電圧レベルにもたらされる
ことはなく、したがって、出力端子４に接続される保護
されるべき集積回路による電力消費を防ぐことができる
。

一方、電源端子１に電源電圧が供給されるときには、そ
れに応答してトランスミッションゲートがオンするので
、従来の回路と同様な動作が行なわれる。

第３図は、請求項（２）の発明の一実施例を示す出力回
路の回路図である。第１１図に示した従来の回路と比較
して異なる点は以下のとおりである。すなわち、第３図
に示す出力回路は、出力寄生ダイオード２５および２６
の共通接続ノードと出力端子４との間に並列に接続され
たＰＭＯＳトランジスタ７およびＮＭＯＳトランジスタ
８と、電源端子１とトランジスタ７の基板ノードとの間
に接続されたＰＭＯＳトランジスタ６と、電源電圧に応
答して動作するインバータ１０とを含む。

トランジスタ７および８により電源電圧に応答して動作
するトランスミッションゲートが構成される。トランジ
スタ６ないし８に寄生して寄生ダイ６オード１３ないし
１７が形成される。

第４図は、第３図に示す出力回路を構成する半導体基板
の断面構造図である。第４図を参照して、トランジスタ
７に寄生して寄生ダイオード１４および１５が形成され
、トランジスタ８に寄生して寄生ダイオード１６および
１７が形成され、トランジスタ６に寄生して寄生ダイオ
ード１が形成される。

次に、再び第３図を参照して、この出力回路の動作につ
いて説明する。

第３図に示す出力回路が第９図に示す回路Ａの出力部に
設けられ、かつ、電源電圧が供給されない場合を仮定す
る。回路Ｂには電源電圧が供給されるものとする。電源
電圧が供給されないので、トランジスタ７および８によ
って構成されたトランスミッションゲートがオフする。

したがって、出力端子４からこのトランスミッションゲ
ートおよび出力寄生ダイオード２５を介して電源端子１
に接続される経路は遮断される。これと同時に、出力端
子４から寄生ダイオード１５を介して電源端子１に接続
される経路は、トランジスタ６の寄生ダイオード１３が
逆方向に形成されるので、遮断される。こうして、出力
端子４から電源端子１に接続される経路が完全に遮断さ
れるので、出力端子４に与えられる電圧によって入力端
子３に接続された半導体集積回路、が動作することはな
く、したがって、不要な消費電力を防ぐことができる。

第５図は、請求項（１）の発明の別の実施例を示す入力
保護回路の回路図である。第１図に示す回路と比較して
異なる点は以下のとおりである。

すなわち、第５図に示す入力保護回路は、トランジスタ
７および８によって構成されたトランスミッションゲー
トの両端とトランジスタ６の一方電極との間に並列に接
続された２つの追加のトランスミッションゲートを含む
。１つのトランスミッションゲートは、ＰＭＯＳトラン
ジスタ２７とＮＭＯＳトランジスタ２９とによって構成
される。

もう１つのトランスミッションゲートは、ＰＭＯＳトラ
ンジスタ２８とＮＭＯ８）ランジスタ３０とによって構
成される。これらの追加のトランスミッションゲートも
トランジスタ７および８によって構成されたトランスミ
ッションゲートと同期してオンおよびオフ動作を行なう
。したがって、２つの追加のトランスミッションゲート
を設けたことにより、トランジスタ７および８によって
構成されたトランスミッションゲートがオンするときの
入出力間の電圧差をなくすことができる。すなわち、追
加のトランスミッションゲートがトランジスタ７および
８によって構成されたトランスミッションゲートの入出
力間のインピーダンスの補償回路として動作する。

この点についてより詳細に説明すると、第１図に示す入
力保護回路では、トランジスタ６を介して電源電圧がト
ランジスタ７の基板に与えられるので、入力端子３とト
ランジスタ７の基板電位との間に電圧差が生じることが
ある。これにより、トランジスタ７のしきい電圧が高く
なる。それを防ぐため、第５図に示す入力保護回路では
、２つの追加のトランスミッションゲートが設けられ、
これにより入力端子３の電位とトランジスタ７の基板電
位とが強制的に等しくなる。したがって、バックゲート
の効果がなくなり、トランジスタ７のしきい電圧の変化
を防ぐことができる。

第６図は、請求項（２）の発明の別の実施例を示す出力
回路の回路図である。この出力回路においても、第５図
に示す回路と同じ目的で、２つの追加のトランスミッシ
ョンゲートが設けられ、同様の効果が得られる。

第７図は、請求項（２）の発明のさらに別の実施例を示
す出力回路の回路図である。第７図に示すように、請求
項（２）の発明をトライステート機能を有する出力回路
に適用することができる。

第８図は、互いに異なった電源から電源電圧の供給を受
ける２つの回路ＡおよびＢが各出力端子４ａおよび４ｂ
により伝送ライン４０を介して接続される場合を示す模
式図である。第８図に示すように、回路ＡおよびＢの各
々の出力分に請求項（２）の発明による出力回路が設け
られた場合でも、既に述べた実施例における場合と同様
な効果が得られる。

［発明の効果］ 以上のように、請求項（１）の発明によれば、スイッチ
ング手段および遮断ダイオード手段を設けたので、電源
線手段に電源電圧が供給されないときの入力端子に与え
られる電圧による電力消費を防ぐことができる。

請求項（２）の発明によれば、スイッチング手段および
遮断ダイオード手段を設けたので、電源線手段に電源電
圧が供給されないときの出力端子に与えられる電圧によ
る電力消費を防ぐことができる。

【図面の簡単な説明】

第１図は、請求項（１）の発明の一実施例を示す入力保
護回路の回路図である。第２図は、第１図に示す入力保
護回路を構成する半導体基板の断・面構造図である。第
３図は、請求項（２）の発明の一実施例を示す出力回路
の回路図である。第４図は、第３図に示す出力回路を構
成する半導体基板の断面構造図である。第５図は、請求
項（１）の発明の別の実施例を示す人力保護回路の回路
図である。第６図は、請求項（２）の別の実施例を示す
出力回路の回路図である。第７図は、請求項（２）のさ
らに別の実施例を示す出力回路の回路図である。第８図
および第９図は、互いに異なった電源から電源電圧の供
給を受ける２つの回路の接続を示す模式図である。第１
０図は、従来の入力保護回路を示す回路図である。第１
１図は、従来の出力回路を示す回路図である。第１２図
は、第１０図に示す入力保護回路を構成する半導体基板
の断面構造図である。第１３図は、第１１図に示す出力
回路を構成する半導体基板の断面構造図である。 図において、１は電源端子、２は接地端子、３は入力端
子、４は出力端子、１１．１２は入力保護ダイオード、
１３ないし１７は寄生ダイオードである。 なお、図中、同一符号は同一、または相当部分を示す。 ８１図 萬Ｓ図 第８■ 第ｑ図 ８１０図 第１１図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に設けられた半導体集積回路を保護
   するための入力保護回路であって、入力信号を受けるた
   めの入力端子を含み、 前記入力端子は、保護されるべき前記集積回路の入力ノ
   ードに接続され、 前記集積回路に電源電圧を供給するための電源線手段と
   、 前記電源線手段と前記集積回路の入力ノードとの間に接
   続された、前記集積回路を保護するための保護ダイオー
   ド手段と、 前記入力端子と前記集積回路の入力ノードとの間に接続
   され、前記電源線手段の電圧に応答して動作するスイッ
   チング手段とを含み、 前記スイッチング手段は、前記電源線手段の電圧を基板
   電位として受けるように接続された基板ノードを有し、 前記基板ノードと前記電源線手段との間に接続され、前
   記基板ノードから前記電源線手段に向かって流れる電流
   を遮断するための遮断ダイオード手段を含む、半導体集
   積回路のための入力保護回路。
2. （２）半導体基板上に設けられた半導体集積回路からの
   信号を出力するための出力回路であって、 前記集積回路からの信号を受けるためのノードと、 前記集積回路に電源電圧を供給するための電源線手段と
   、 前記入力ノードと前記電源線手段との間に接続され、前
   記集積回路に寄生して形成される寄生ダイオード手段と
   を含み、 前記寄生ダイオード手段は、そこに流れる電流が前記電
   源線手段に向かって流れる極性で接続され、 前記入力ノードに接続された出力端子と、 前記入力ノードと前記出力端子との間に接続され、前記
   電源線手段の電圧に応答して動作するスイッチング手段
   とを含み、 前記スイッチング手段は、前記電源線手段の電圧を基板
   電位として受けるように接続された基板ノードを有し、 前記基板ノードと前記電源線手段との間に接続され、前
   記基板ノードから前記電源線手段に向かって流れる電流
   を遮断するための遮断ダイオード手段を含む、半導体集
   積回路のための出力回路。