JPS6382019A - 相補形ｍｏｓ高インピ−ダンス回路 - Google Patents
相補形ｍｏｓ高インピ−ダンス回路Info
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- JPS6382019A JPS6382019A JP61226761A JP22676186A JPS6382019A JP S6382019 A JPS6382019 A JP S6382019A JP 61226761 A JP61226761 A JP 61226761A JP 22676186 A JP22676186 A JP 22676186A JP S6382019 A JPS6382019 A JP S6382019A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は相補形ＭＯＳ（ＣＭＯＳ））ランジスタを用
いた高インピーダンス回路に関し、特にその出力部の改
良に関するものである。
いた高インピーダンス回路に関し、特にその出力部の改
良に関するものである。
第３図は従来のＣＭＯＳ高インピーダンス回路を示す回
路図で１はＰチャネルＭＯＳ）ランジスタ（Ｐ−ＭＯＳ
Ｔ） 、２はＰ−ＭＯＳＴＩとドレインが共通に接続さ
れるように直列に接続されたｎチャネルＭＯＳ）ランジ
スタ（ｎ−ＭＯＳＴ）、３はＰ−ＭＯＳＴＩのソースに
電圧■ｃｃを供給する電源端子、４はＮ−ＭＯＳＴ２の
ソースを接地するＧＮＤ端子、Ａ及びＢはそれぞれ入力
端子及び高インピーダンスの制御端子で、入力及び制御
電圧をそれぞれＡ及びＢで示す。５は入力Ａを反転する
インバータ、６は入力Ａと制御電圧ＢとのＯＲすなわち
Ａ＋ＢをＰ−ＭＯＳＴＩ（７）ゲートへ供給するＯＲ回
路、７は入力Ａの否定と制御電圧Ｂと（７）ＮＯＲすな
わちλ＋ＢをＮ−ＭＯＳＴ２（７）ゲートへ供給するＮ
ＯＲ回路、ＸはＰ−ＭＯＳＴｌ及びＮ−ＭＯＳＴ２の共
通接続ドレインから出力Ｘを取り出す出力端子である。
路図で１はＰチャネルＭＯＳ）ランジスタ（Ｐ−ＭＯＳ
Ｔ） 、２はＰ−ＭＯＳＴＩとドレインが共通に接続さ
れるように直列に接続されたｎチャネルＭＯＳ）ランジ
スタ（ｎ−ＭＯＳＴ）、３はＰ−ＭＯＳＴＩのソースに
電圧■ｃｃを供給する電源端子、４はＮ−ＭＯＳＴ２の
ソースを接地するＧＮＤ端子、Ａ及びＢはそれぞれ入力
端子及び高インピーダンスの制御端子で、入力及び制御
電圧をそれぞれＡ及びＢで示す。５は入力Ａを反転する
インバータ、６は入力Ａと制御電圧ＢとのＯＲすなわち
Ａ＋ＢをＰ−ＭＯＳＴＩ（７）ゲートへ供給するＯＲ回
路、７は入力Ａの否定と制御電圧Ｂと（７）ＮＯＲすな
わちλ＋ＢをＮ−ＭＯＳＴ２（７）ゲートへ供給するＮ
ＯＲ回路、ＸはＰ−ＭＯＳＴｌ及びＮ−ＭＯＳＴ２の共
通接続ドレインから出力Ｘを取り出す出力端子である。
この回路では制御電圧Ｂが低レベル（“Ｌ”）にあると
きは両ＭＯＳＴＩ、２のゲート電圧は入力Ａに等しくな
り、出力Ｘには入力Ａの反転信号Ａが現れる。一方、制
御電圧Ｂが高レベル（“Ｈ”）のときは、入力Ａの如何
に関わらず、Ｐ−ＭＯＳＴＩのゲートはＨ”に、Ｎ−Ｍ
ＯＳＴ２のデートは“Ｌ”になり、両ＭＯＳＴ１．２は
ともにＯＦＦ状態となり、出力端子Ｘは高インピーダン
ス状態となる。すなわち、この回路は出力に３状態を有
するトライステート回路である。
きは両ＭＯＳＴＩ、２のゲート電圧は入力Ａに等しくな
り、出力Ｘには入力Ａの反転信号Ａが現れる。一方、制
御電圧Ｂが高レベル（“Ｈ”）のときは、入力Ａの如何
に関わらず、Ｐ−ＭＯＳＴＩのゲートはＨ”に、Ｎ−Ｍ
ＯＳＴ２のデートは“Ｌ”になり、両ＭＯＳＴ１．２は
ともにＯＦＦ状態となり、出力端子Ｘは高インピーダン
ス状態となる。すなわち、この回路は出力に３状態を有
するトライステート回路である。
第４図は上述のＣＭＯＳ高インピーダンス回路（以下高
Ｚ回路と略称する）を２個それらの出力を共通のバスに
接続した応用例を示すブロック図で、１０は第１の高２
回路で電源端子３には電圧ＶＣｃ、が供給され、出力Ｘ
を出す。２０は第２の高２回路で、電源端子１３には電
圧ｖ ｃｃｔが供給され接地端子１４は接地され、出力
Ｙを出す。３０は共通バスである。この第４図の構成に
おいて、出力Ｘを共通バス３０へ送り出すときは第２の
高２回路２０を制御して出力端子Ｙを高インピーダンス
とし、また、出力Ｙを共通バス３０へ送り出すときは第
１の高２回路１０を制御して出力端子Ｘを高インピーダ
ンスとすることによって、互いに干渉がなく、バス３０
を共用する。
Ｚ回路と略称する）を２個それらの出力を共通のバスに
接続した応用例を示すブロック図で、１０は第１の高２
回路で電源端子３には電圧ＶＣｃ、が供給され、出力Ｘ
を出す。２０は第２の高２回路で、電源端子１３には電
圧ｖ ｃｃｔが供給され接地端子１４は接地され、出力
Ｙを出す。３０は共通バスである。この第４図の構成に
おいて、出力Ｘを共通バス３０へ送り出すときは第２の
高２回路２０を制御して出力端子Ｙを高インピーダンス
とし、また、出力Ｙを共通バス３０へ送り出すときは第
１の高２回路１０を制御して出力端子Ｘを高インピーダ
ンスとすることによって、互いに干渉がなく、バス３０
を共用する。
第５図は第４図の回路の出力部の詳細図で、第１の高Ｚ
回路１０側の出力部はＰ−ＭＯＳＴｉとＮ−ＭＯＳＴ２
とで構成され、いずれも、バルクはソースに接続され、
そのソース・ドレインの接続は第３図において説明した
通りである。８及び９はそれぞれＰ−ＭＯＳＴＩ及びＮ
−ＭＯＳＴ２のゲート端子である。又、第２の高２回路
２０の出力部はＰ−ＭＯＳＴＩ １とＮ−ＭＯＳＴ１２
とで構成され、１８及び１９はそれぞれのゲート端子で
、その構成は第１の高２回路ｌＯの対応部分と全く同じ
である。そして、出力端子Ｘと電源端子３及び接地端子
４との間にはそれぞれ寄生ダイオード２１及び２２が形
成され、出力一端子Ｙと電源端子１３及び接地端子１４
との間にはそれぞれ寄生ダイオード２３及び２４が形成
されている。
回路１０側の出力部はＰ−ＭＯＳＴｉとＮ−ＭＯＳＴ２
とで構成され、いずれも、バルクはソースに接続され、
そのソース・ドレインの接続は第３図において説明した
通りである。８及び９はそれぞれＰ−ＭＯＳＴＩ及びＮ
−ＭＯＳＴ２のゲート端子である。又、第２の高２回路
２０の出力部はＰ−ＭＯＳＴＩ １とＮ−ＭＯＳＴ１２
とで構成され、１８及び１９はそれぞれのゲート端子で
、その構成は第１の高２回路ｌＯの対応部分と全く同じ
である。そして、出力端子Ｘと電源端子３及び接地端子
４との間にはそれぞれ寄生ダイオード２１及び２２が形
成され、出力一端子Ｙと電源端子１３及び接地端子１４
との間にはそれぞれ寄生ダイオード２３及び２４が形成
されている。
第５図において、出力Ｘを共通のパスラインへ送出する
ときには、ゲート端子１８を“Ｈ″に、ゲート端子１９
を“Ｌ“にして、出力端子Ｙを高インピーダンスとする
。他方、出力Ｙを送出するときには、ゲート端子８を“
Ｈ゛に、ゲート端子９を“Ｌ″にして出力端子Ｙを高イ
ンピーダンスとする。
ときには、ゲート端子１８を“Ｈ″に、ゲート端子１９
を“Ｌ“にして、出力端子Ｙを高インピーダンスとする
。他方、出力Ｙを送出するときには、ゲート端子８を“
Ｈ゛に、ゲート端子９を“Ｌ″にして出力端子Ｙを高イ
ンピーダンスとする。
従来の高２回路の構成では、第５図において、第１及び
第２の高２回路１０．２０のいずれか一方の電源が切れ
た場合、電源電圧の加えられている方の高２回路の出力
が“Ｈ”で、電源が切れた方の高Ｚ回路の出力が開放状
態である時に、寄生ダイオード及びＰ−ＭＯＳＴを通し
て両電源端子３．１３間に電源が流れる０例えば、電圧
ｖｅｃｚが切れると、出力Ｘ−“Ｈ”、出力Ｙ＝開放の
時、電源端子３→Ｐ−ＭＯ５ＴＩのソース−ドレイン−
出力端子Ｘ−Ｙ−寄生ダイオード２３−電源端子１３の
経路で電流が流れる。また、Ｐ−ＭＯ５Ｔｌｌのゲート
端子１８は開放のため電圧不安定になり、電源端子３→
Ｐ−ＭＯＳＴＩのソース→ドレイン→出力端子Ｘ＝Ｙ−
Ｐ−ＭＯＳＴＩ １のドレイン−ソース−電源端子１３
の経路でも電流が流れる。
第２の高２回路１０．２０のいずれか一方の電源が切れ
た場合、電源電圧の加えられている方の高２回路の出力
が“Ｈ”で、電源が切れた方の高Ｚ回路の出力が開放状
態である時に、寄生ダイオード及びＰ−ＭＯＳＴを通し
て両電源端子３．１３間に電源が流れる０例えば、電圧
ｖｅｃｚが切れると、出力Ｘ−“Ｈ”、出力Ｙ＝開放の
時、電源端子３→Ｐ−ＭＯ５ＴＩのソース−ドレイン−
出力端子Ｘ−Ｙ−寄生ダイオード２３−電源端子１３の
経路で電流が流れる。また、Ｐ−ＭＯ５Ｔｌｌのゲート
端子１８は開放のため電圧不安定になり、電源端子３→
Ｐ−ＭＯＳＴＩのソース→ドレイン→出力端子Ｘ＝Ｙ−
Ｐ−ＭＯＳＴＩ １のドレイン−ソース−電源端子１３
の経路でも電流が流れる。
従ってこれにより回路系に悪影響を与え、場合によって
は破壊に継がるという問題点があった。
は破壊に継がるという問題点があった。
この発明は以上のような問題点を解消するためになされ
たもので、いずれか一方の電源が切れる場合においても
、出力バスを共用することのできるトライステートのＣ
ＭＯＳ高Ｚ回路を提供することを目的としている。
たもので、いずれか一方の電源が切れる場合においても
、出力バスを共用することのできるトライステートのＣ
ＭＯＳ高Ｚ回路を提供することを目的としている。
この発明に係るＣＭＯＳ高Ｚ回路は出力回路を構成する
Ｐ−ＭＯＳＴのバルクと電源端子との間にスイッチ素子
としてのＰ−ＭＯＳＴを挿入し、上記出力回路を構成す
るＰ−ＭＯＳＴのゲートと上記ゲートに信号を送る出力
前段回路との間にＮ−ＭＯＳＴを挿入し、上記スイッチ
素子としてのＰ−ＭＯＳＴと上記出力回路の高インピー
ダンス状態を制御する端子との間にＮ−ＭＯ５Ｔを挿入
し、上記出力回路を構成するＰ−ＭＯＳＴのゲートと上
記出力回路のドレインとの間に抵抗部を備え、上記スイ
ッチ素子としてのＰ−ＭＯＳＴのゲートと上記出力回路
のドレインとの間に抵抗部を備えたものである。
Ｐ−ＭＯＳＴのバルクと電源端子との間にスイッチ素子
としてのＰ−ＭＯＳＴを挿入し、上記出力回路を構成す
るＰ−ＭＯＳＴのゲートと上記ゲートに信号を送る出力
前段回路との間にＮ−ＭＯＳＴを挿入し、上記スイッチ
素子としてのＰ−ＭＯＳＴと上記出力回路の高インピー
ダンス状態を制御する端子との間にＮ−ＭＯ５Ｔを挿入
し、上記出力回路を構成するＰ−ＭＯＳＴのゲートと上
記出力回路のドレインとの間に抵抗部を備え、上記スイ
ッチ素子としてのＰ−ＭＯＳＴのゲートと上記出力回路
のドレインとの間に抵抗部を備えたものである。
この発明では２個のＣＭＯＳ高Ｚ回路のそれぞれの出力
を共通の出力バスへ供給するものにおいて、いずれか一
方のＣＭＯＳ高Ｚ回路の電源が切れ、出力が開放状態に
なり、残りの一方のＣＭＯ５高２回路の出力が“Ｈ”の
場合でも、開放状態にあるＣＭＯＳ高Ｚ回路について、
挿入されたＮ−ＭＯＳＴがオフ状態になることにより、
備えられた抵抗を介して上記開放状態にあるＣＭＯＳ高
Ｚ回路の出力回路を構成するＰ−ＭＯＳＴのゲート、ス
イッチ素子としてのＰ−ＭＯＳＴのゲート及び上記出力
回路のドレインは“Ｈ”に保たれ、上記出力回路を構成
するＰ−ＭＯＳＴと上記スイッチ素子そしてのＰ−ＭＯ
Ｓ Ｔはオフ状態になる。
を共通の出力バスへ供給するものにおいて、いずれか一
方のＣＭＯＳ高Ｚ回路の電源が切れ、出力が開放状態に
なり、残りの一方のＣＭＯ５高２回路の出力が“Ｈ”の
場合でも、開放状態にあるＣＭＯＳ高Ｚ回路について、
挿入されたＮ−ＭＯＳＴがオフ状態になることにより、
備えられた抵抗を介して上記開放状態にあるＣＭＯＳ高
Ｚ回路の出力回路を構成するＰ−ＭＯＳＴのゲート、ス
イッチ素子としてのＰ−ＭＯＳＴのゲート及び上記出力
回路のドレインは“Ｈ”に保たれ、上記出力回路を構成
するＰ−ＭＯＳＴと上記スイッチ素子そしてのＰ−ＭＯ
Ｓ Ｔはオフ状態になる。
ゆえに、上記出力回路を構成するＰ−ＭＯＳＴ、上記ス
イッチ素子としてのＰ−ＭＯＳＴ及び寄生ダイオードを
介して流れる電流路は遮断される。
イッチ素子としてのＰ−ＭＯＳＴ及び寄生ダイオードを
介して流れる電流路は遮断される。
以下この発明の一実施例を図について説明する。
第１図はこの発明の一実施例を示す回路図で、以下従来
例と同一符号は同等部分を示し、その説明を省略する。
例と同一符号は同等部分を示し、その説明を省略する。
第１図は２つの回路系の接地電圧が同一で、いずれか一
方の電源が切れる場合に用いるものである１本質的論理
構成は第３図の従来例と同一であるが、これに比して異
なる点はＰ−ＭＯＳＴ３１、Ｎ−ＭＯＳＴ３２、Ｎ−Ｍ
ＯＳＴ３３及び抵抗３４、抵抗３５が追加され、ＰＭＯ
５ＴＩのバルクにＰ−ＭＯＳＴ３１のドレインとバルク
とが接続され、Ｐ−ＭＯＳＴ３１のソースは電源端子３
に、ゲートはＮ Ｍｏ５ｒ３１を介して高インピーダ
ンス制御耳端子Ｂに接続されている。
方の電源が切れる場合に用いるものである１本質的論理
構成は第３図の従来例と同一であるが、これに比して異
なる点はＰ−ＭＯＳＴ３１、Ｎ−ＭＯＳＴ３２、Ｎ−Ｍ
ＯＳＴ３３及び抵抗３４、抵抗３５が追加され、ＰＭＯ
５ＴＩのバルクにＰ−ＭＯＳＴ３１のドレインとバルク
とが接続され、Ｐ−ＭＯＳＴ３１のソースは電源端子３
に、ゲートはＮ Ｍｏ５ｒ３１を介して高インピーダ
ンス制御耳端子Ｂに接続されている。
また第２図は第１図の実施例の寄生ダイオードを考慮し
た回路図である。
た回路図である。
次に動作について説明する。第１図あるいは第２図にお
いて、Ｎ−ＭＯＳＴ３２及びＮ−ＭＯＳＴ３３がオフ状
態の時には、抵抗３４及び抵抗３５により、出力端子Ｘ
とＰ−ＭＯＳＴＩのゲート及びｐ−Ｍｏ５ｒ３１のゲー
トは同電圧になり、Ｐ−ＭＯＳＴＩ及びＰ−ＭＯＳＴ３
１はオフ状態に保たれる。この時、出力端子Ｘから電源
端子３への電流通路はなく、いずれか一方の回路系の電
源が切れる２つのＣＭＯＳ高Ｚ回路の出力を共通のバス
に接続しても、従来例のような回路系に対する悪影響は
生じない。
いて、Ｎ−ＭＯＳＴ３２及びＮ−ＭＯＳＴ３３がオフ状
態の時には、抵抗３４及び抵抗３５により、出力端子Ｘ
とＰ−ＭＯＳＴＩのゲート及びｐ−Ｍｏ５ｒ３１のゲー
トは同電圧になり、Ｐ−ＭＯＳＴＩ及びＰ−ＭＯＳＴ３
１はオフ状態に保たれる。この時、出力端子Ｘから電源
端子３への電流通路はなく、いずれか一方の回路系の電
源が切れる２つのＣＭＯＳ高Ｚ回路の出力を共通のバス
に接続しても、従来例のような回路系に対する悪影響は
生じない。
通常の“Ｈ”または“Ｌ゛出力出力端子Ｘへ出す通常動
作時を考える。入力電圧Ａが“Ｈ”、制′ａ電圧ＢｆＪ
＜”Ｌ”テある時、Ｐ−ＭＯＳＴ３１はオン状態にあり
、ＯＲ回路６の出力電圧Ｖｃｃ（−Ｈ”）はＮ−ＭＯＳ
Ｔ３２で寄生ダイオード２３の電圧降下分■、たけ減少
しくＶｃｃ Ｖｒ ）、抵抗３４、Ｎ−ＭＯＳＴ２を
介してＧＮＤ端子４に接地され、出力端子Ｘには“Ｌ”
が出力される。
作時を考える。入力電圧Ａが“Ｈ”、制′ａ電圧ＢｆＪ
＜”Ｌ”テある時、Ｐ−ＭＯＳＴ３１はオン状態にあり
、ＯＲ回路６の出力電圧Ｖｃｃ（−Ｈ”）はＮ−ＭＯＳ
Ｔ３２で寄生ダイオード２３の電圧降下分■、たけ減少
しくＶｃｃ Ｖｒ ）、抵抗３４、Ｎ−ＭＯＳＴ２を
介してＧＮＤ端子４に接地され、出力端子Ｘには“Ｌ”
が出力される。
すなわち、第３図の従来例と同じ動作を示す、こコテ、
Ｐ Ｍ ＯＳ Ｔ １ （７） スＬ／ ７ ’／
！ｌ ７Ｌ／ド電圧ｖｔｓｔｐは、寄生ダイオード２３
の■、よりも大きく設定する必要がある０次に、入力端
子Ａが“Ｌ”、制御電圧Ｂが“Ｌ”である時、Ｐ−ＭＯ
ＳＴ３１はオン状態にあり、ＯＲ回路６の出力電圧は０
Ｖ（−“Ｌ″）であるから、Ｐ−ＭＯＳＴＩがオン状態
になり、出力端子Ｘには“Ｈ゛が出力される。
Ｐ Ｍ ＯＳ Ｔ １ （７） スＬ／ ７ ’／
！ｌ ７Ｌ／ド電圧ｖｔｓｔｐは、寄生ダイオード２３
の■、よりも大きく設定する必要がある０次に、入力端
子Ａが“Ｌ”、制御電圧Ｂが“Ｌ”である時、Ｐ−ＭＯ
ＳＴ３１はオン状態にあり、ＯＲ回路６の出力電圧は０
Ｖ（−“Ｌ″）であるから、Ｐ−ＭＯＳＴＩがオン状態
になり、出力端子Ｘには“Ｈ゛が出力される。
すなわち、第３図の従来例と同じ動作を示す、ここで、
Ｐ−ＭＯＳＴＩのドレイン→抵抗３４の経路で“Ｈ”が
保持されるが、Ｎ−ＭＯＳＴ３２のオン抵抗に比べて抵
抗３４は十分に大きく設定されているので、Ｐ−ＭＯＳ
ＴＩのゲートに加えられる電圧はＬ′を保持できる。
Ｐ−ＭＯＳＴＩのドレイン→抵抗３４の経路で“Ｈ”が
保持されるが、Ｎ−ＭＯＳＴ３２のオン抵抗に比べて抵
抗３４は十分に大きく設定されているので、Ｐ−ＭＯＳ
ＴＩのゲートに加えられる電圧はＬ′を保持できる。
なお、第１図の実施例を構成する場合において、Ｐ−Ｍ
ＯＳＴのバルクの電位を制御するために、ＣＭＯＳプロ
セス（絶縁物でＰ−ＭＯＳＴとＮ−ＭＯ５Ｔとを分離遮
断するプロセス、ＳＯＳプロセス等を除く）で構成する
場合は、第６図に示すようにｐ形基板５０を用い、その
中にｎ形ウェル領域５１を設け、その、中にすべてのＰ
−ＭＯＳ ７１．３１を設ける構成にする必要がある。
ＯＳＴのバルクの電位を制御するために、ＣＭＯＳプロ
セス（絶縁物でＰ−ＭＯＳＴとＮ−ＭＯ５Ｔとを分離遮
断するプロセス、ＳＯＳプロセス等を除く）で構成する
場合は、第６図に示すようにｐ形基板５０を用い、その
中にｎ形ウェル領域５１を設け、その、中にすべてのＰ
−ＭＯＳ ７１．３１を設ける構成にする必要がある。
以上のように、この発明に係るＣＭＯＳ高Ｚ回路では、
出力回路を構成するＰ−ＭＯＳＴのバルクと電源端子と
の間にスイッチとしてのＰ−ＭＯＳＴを設け、上記出力
回路を構成するＰ−ＭＯＳＴのゲートと上記ゲートに信
号を送る出力前段回路との間にＮ−ＭＯＳＴを設け、上
記スイッチとしてのＰ−ＭＯＳＴと上記出力回路の高イ
ンピーダンス制御端子との間にＮ−ＭＯＳＴを設け、上
記出力回路を構成するＰ−ＭＯＳＴのゲートと上記出力
回路のドレインとの間に抵抗を設け、上記スイッチとし
てのＰ−ＭＯＳＴと上記出力回路のドレインとの間に抵
抗を設け、２つの高Ｚ回路系の出力を共通のバスに接続
する場合、開放状態側の回路系の上記Ｎ−ＭＯＳＴをオ
フ状態にし、抵抗を利用することにより、上記出力回路
を構成するＰ−ＭＯＳＴと上記スイッチとしてのＰ−Ｍ
ＯＳＴをオフ状態にするようにしたので、両回路系いず
れか一方の系の電源が切れたとしても、有害電流路を遮
断し、安全に使用が可能で、ＣＭＯＳ高２回路（トライ
ステート回路）の応用範囲を拡大できる効果がある。
出力回路を構成するＰ−ＭＯＳＴのバルクと電源端子と
の間にスイッチとしてのＰ−ＭＯＳＴを設け、上記出力
回路を構成するＰ−ＭＯＳＴのゲートと上記ゲートに信
号を送る出力前段回路との間にＮ−ＭＯＳＴを設け、上
記スイッチとしてのＰ−ＭＯＳＴと上記出力回路の高イ
ンピーダンス制御端子との間にＮ−ＭＯＳＴを設け、上
記出力回路を構成するＰ−ＭＯＳＴのゲートと上記出力
回路のドレインとの間に抵抗を設け、上記スイッチとし
てのＰ−ＭＯＳＴと上記出力回路のドレインとの間に抵
抗を設け、２つの高Ｚ回路系の出力を共通のバスに接続
する場合、開放状態側の回路系の上記Ｎ−ＭＯＳＴをオ
フ状態にし、抵抗を利用することにより、上記出力回路
を構成するＰ−ＭＯＳＴと上記スイッチとしてのＰ−Ｍ
ＯＳＴをオフ状態にするようにしたので、両回路系いず
れか一方の系の電源が切れたとしても、有害電流路を遮
断し、安全に使用が可能で、ＣＭＯＳ高２回路（トライ
ステート回路）の応用範囲を拡大できる効果がある。
第１図はこの発明の一実施例に示す回路図、第２図はこ
の実施例の出力部の寄生ダイオードを考慮した回路図、
第３図は従来のＣＭＯＳ高２回路を示す回路図、第４図
は従来回路の応用例を示すブロック図、第５図は第４図
の回路の出力部の詳細回路図、第６図は第１図の実施例
の基板上での構成を示す図である。 図において、ｌはＰチャネルＭＯ５）ランジスタ、２は
ＮチャネルＭＯＳ）ランジスタ、３は第１の電源端子、
４は第２の電源端子（接地端子）、３１はスイッチ素子
としてのＰチャネルＭＯＳ）ランジスタ、３２．３３は
ＮチャネルＭＯＳ）ランジスタ、３４．３５は抵抗であ
る。 なお図中同一符号は同−又は相当部分を示す。
の実施例の出力部の寄生ダイオードを考慮した回路図、
第３図は従来のＣＭＯＳ高２回路を示す回路図、第４図
は従来回路の応用例を示すブロック図、第５図は第４図
の回路の出力部の詳細回路図、第６図は第１図の実施例
の基板上での構成を示す図である。 図において、ｌはＰチャネルＭＯ５）ランジスタ、２は
ＮチャネルＭＯＳ）ランジスタ、３は第１の電源端子、
４は第２の電源端子（接地端子）、３１はスイッチ素子
としてのＰチャネルＭＯＳ）ランジスタ、３２．３３は
ＮチャネルＭＯＳ）ランジスタ、３４．３５は抵抗であ
る。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）第１の電源と第２の電源との間にＰチャネルＭＯ
Ｓトランジスタ（Ｐ−ＭＯＳＴ）と第１のＮチャネルＭ
ＯＳトランジスタ（Ｎ−ＭＯＳＴ）とを上記Ｐ−ＭＯＳ
Ｔを第１の電源側として直列に接続してなる出力回路を
有し、該ＭＯＳＴの各々のゲート入力には“Ｈ”又は“
Ｌ”信号が入力され、該出力が高レベル状態、低レベル
状態及び高インピーダンス状態の３つの状態のいずれか
を上記出力回路から出力する相補形ＭＯＳ高インピーダ
ンス回路において、 上記Ｐ−ＭＯＳＴのバルクと上記第１の電源との間に設
けられたスイッチ素子と、 上記Ｐ−ＭＯＳＴのゲートと上記Ｐ−ＭＯＳＴのゲート
に信号を送る出力前段回路との間に設けられた第２のＮ
−ＭＯＳＴと 上記スイッチ素子と上記出力回路の高インピーダンス状
態を制御する端子との間に設けられた第３のＮ−ＭＯＳ
Ｔと、 上記Ｐ−ＭＯＳＴのゲートと上記出力回路のドレインと
の間に設けられた第１の抵抗と、 上記スイッチ素子と上記出力回路のドレインとの間に設
けられた第２の抵抗と、 上記出力が上記高インピーダンス状態のときに上記スイ
ッチ素子をオフ状態とし、上記出力が上記高レベル状態
または低レベル状態のときは上記スイッチ素子をオン状
態にするスイッチ素子制御手段とを備えたことを特徴と
する相補形ＭＯＳ高インピーダンス回路。 - （２）ｐ形半導体基板内にｎ形ウェル領域を形成し、 このｎ形ウェル領域内に上記Ｐ−ＭＯＳＴと上記スイッ
チ素子としての第２のＰ−ＭＯＳＴとを形成し、 上記第２のＰ−ＭＯＳＴのドレインを上記第１及び第２
のＰ−ＭＯＳＴに共通のバルクを構成する上記ｎ形ウェ
ル領域に、ソースを上記第１のＰ−ＭＯＳＴのソースと
ともに第１の電源に上記第１のＰ−ＭＯＳＴのゲートを
抵抗を介して上記出力回路のドレインに、上記第２のＰ
−ＭＯＳＴのゲートを抵抗を介して上記出力回路のドレ
インに接続したことを特徴とする特許請求の範囲第１項
記載の相補形ＭＯＳ高インピーダンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226761A JPS6382019A (ja) | 1986-09-25 | 1986-09-25 | 相補形ｍｏｓ高インピ−ダンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226761A JPS6382019A (ja) | 1986-09-25 | 1986-09-25 | 相補形ｍｏｓ高インピ−ダンス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6382019A true JPS6382019A (ja) | 1988-04-12 |
Family
ID=16850200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61226761A Pending JPS6382019A (ja) | 1986-09-25 | 1986-09-25 | 相補形ｍｏｓ高インピ−ダンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6382019A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04284719A (ja) * | 1990-10-16 | 1992-10-09 | Internatl Business Mach Corp <Ibm> | Ｃｏｍｓオフチップ・ドライバ |
| JPH04290008A (ja) * | 1990-10-11 | 1992-10-14 | Internatl Business Mach Corp <Ibm> | オフ・チップ・ドライバ回路 |
| US5191244A (en) * | 1991-09-16 | 1993-03-02 | Advanced Micro Devices, Inc. | N-channel pull-up transistor with reduced body effect |
| US5552723A (en) * | 1991-07-26 | 1996-09-03 | Kabushiki Kaisha Toshiba | CMOS output circuit compensating for back-gate bias effects |
-
1986
- 1986-09-25 JP JP61226761A patent/JPS6382019A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290008A (ja) * | 1990-10-11 | 1992-10-14 | Internatl Business Mach Corp <Ibm> | オフ・チップ・ドライバ回路 |
| JPH04284719A (ja) * | 1990-10-16 | 1992-10-09 | Internatl Business Mach Corp <Ibm> | Ｃｏｍｓオフチップ・ドライバ |
| US5552723A (en) * | 1991-07-26 | 1996-09-03 | Kabushiki Kaisha Toshiba | CMOS output circuit compensating for back-gate bias effects |
| US5191244A (en) * | 1991-09-16 | 1993-03-02 | Advanced Micro Devices, Inc. | N-channel pull-up transistor with reduced body effect |
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