JPH022238B2 - - Google Patents
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- JPH022238B2 JPH022238B2 JP57024686A JP2468682A JPH022238B2 JP H022238 B2 JPH022238 B2 JP H022238B2 JP 57024686 A JP57024686 A JP 57024686A JP 2468682 A JP2468682 A JP 2468682A JP H022238 B2 JPH022238 B2 JP H022238B2
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- 230000005669 field effect Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 17
- 230000000694 effects Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G—PHYSICS
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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Description
【発明の詳細な説明】
本発明は、既知のブートストラツプ効果を強調
するための回路に動的チヤージアツプ回路を含
む、電界効果トランジスタによるモノリシツク集
積半導体記憶装置の入力回路に関するものであ
る。
するための回路に動的チヤージアツプ回路を含
む、電界効果トランジスタによるモノリシツク集
積半導体記憶装置の入力回路に関するものであ
る。
二極トランジスタのモノリシツク集積記憶回路
に比べて、そのサイズが小さく電力消費量が少な
いために、電界効果トランジスタのそれは、現代
のプログラム制御式データ処理システムの主記憶
装置として、広く使用されている。
に比べて、そのサイズが小さく電力消費量が少な
いために、電界効果トランジスタのそれは、現代
のプログラム制御式データ処理システムの主記憶
装置として、広く使用されている。
電界効果トランジスタ（以下ではFETと呼ぶ）
で設計されたモノリシツク集積半導体記憶装置用
入力回路としては、ドイツ公開特許明細書第2243
671号から知られるように、いわゆるブートスト
ラツプ効果を利用した回路がしばしば使用されて
いる。第１Ａ図にその回路図を示した、インバー
ターとして働くかかる回路は、入力レベルを低下
させるとき、動作電圧VHの値へと急速に上昇す
る出力レベルをもたらす。
で設計されたモノリシツク集積半導体記憶装置用
入力回路としては、ドイツ公開特許明細書第2243
671号から知られるように、いわゆるブートスト
ラツプ効果を利用した回路がしばしば使用されて
いる。第１Ａ図にその回路図を示した、インバー
ターとして働くかかる回路は、入力レベルを低下
させるとき、動作電圧VHの値へと急速に上昇す
る出力レベルをもたらす。
FET記憶装置は、二極トランジスタの方が電
界効果トランジスタよりも切換え速度が速いた
め、二極トランジスタで設計されるデジタル回路
によつて制御されることがしばしばである。いわ
ゆるTTLレベル体系は、二極トランジスタによ
る典型的なデジタル回路用電圧レベル体系であ
る。従つて、１つの２進状態、例えば論理「０」
が０〜0.8ボルトの範囲の電圧で表わされ、もう
１つの２進状態、例えば論理「１」が2.0ボルト
から例えば5.5ボルトの最大作動電圧までの範囲
の電圧で表わされるものと仮定する。ただし、
FET回路にとつて典型的な上限制御レベル並び
に動作電圧はずつと高く、例えばVH＝8.5ボルト
である。すなわち、1.5ボルトの典型的な閾値電
圧をもち、最悪の場合でも２ボルトの上限入力レ
ベルで制御されるMOS電界効果トランジスタは、
比較的低い範囲でしか導電しないことになる。こ
うして制御されたFETは、その導電状態でもな
お比較的高いインピーダンスを持つ。従つて、要
求される他の回路ノードや容量などの充電または
放電を実施する際にはかなり遅い。そのため、別
個のレベル変換器が二極成分とFET成分の間の
インターフエイスにしばしば使用される。
界効果トランジスタよりも切換え速度が速いた
め、二極トランジスタで設計されるデジタル回路
によつて制御されることがしばしばである。いわ
ゆるTTLレベル体系は、二極トランジスタによ
る典型的なデジタル回路用電圧レベル体系であ
る。従つて、１つの２進状態、例えば論理「０」
が０〜0.8ボルトの範囲の電圧で表わされ、もう
１つの２進状態、例えば論理「１」が2.0ボルト
から例えば5.5ボルトの最大作動電圧までの範囲
の電圧で表わされるものと仮定する。ただし、
FET回路にとつて典型的な上限制御レベル並び
に動作電圧はずつと高く、例えばVH＝8.5ボルト
である。すなわち、1.5ボルトの典型的な閾値電
圧をもち、最悪の場合でも２ボルトの上限入力レ
ベルで制御されるMOS電界効果トランジスタは、
比較的低い範囲でしか導電しないことになる。こ
うして制御されたFETは、その導電状態でもな
お比較的高いインピーダンスを持つ。従つて、要
求される他の回路ノードや容量などの充電または
放電を実施する際にはかなり遅い。そのため、別
個のレベル変換器が二極成分とFET成分の間の
インターフエイスにしばしば使用される。
第１Ａ図に基づく回路は、できればFETレベ
ルで、またFET２及び３がそれに応じて大きな
デイメンジヨンのものである場合にはTTLレベ
ルによつても制御するのが望ましい。ブートスト
ラツプ・インバータはFET２〜７及びブートス
トラツプ・コンデンサ６で形成されている。相互
接続されているFET４及び５のゲート電極は、
二極回路電子を形成するように配線されたFET
７を介して、動作電圧VHマイナスFET閾値電圧
VTにチヤージアツプされている。２つの入力
FET２及び３を非伝導状態にすると、インバー
タの出力８に接続されている回路の入力容量９は
コンデンサ６に対して平行になつていないので、
コンデンサ６の両電極の電位が、FET５を介し
て急速に上昇（ブートストラツプ）する。
ルで、またFET２及び３がそれに応じて大きな
デイメンジヨンのものである場合にはTTLレベ
ルによつても制御するのが望ましい。ブートスト
ラツプ・インバータはFET２〜７及びブートス
トラツプ・コンデンサ６で形成されている。相互
接続されているFET４及び５のゲート電極は、
二極回路電子を形成するように配線されたFET
７を介して、動作電圧VHマイナスFET閾値電圧
VTにチヤージアツプされている。２つの入力
FET２及び３を非伝導状態にすると、インバー
タの出力８に接続されている回路の入力容量９は
コンデンサ６に対して平行になつていないので、
コンデンサ６の両電極の電位が、FET５を介し
て急速に上昇（ブートストラツプ）する。
本発明を更に理解し易くするため、次に第１Ｂ
図に基づく構造及び操作について簡単に説明す
る。この回路は、ドイツ公開特許明細書22 43671
号から知られるように、第１Ａ図のブートストラ
ツプ・インバータ及びそれに追加された負荷容量
９を急速に充電させる為の動的チヤージアツプ回
路から構成されている。ブートストラツプ・イン
バータは、FET２〜７及びブートストラツプ・
コンデンサ６によつて形成されているが、動的チ
ヤージアツプ回路は、FET１０及び１１並びに
コンデンサ１２から構成されている。
図に基づく構造及び操作について簡単に説明す
る。この回路は、ドイツ公開特許明細書22 43671
号から知られるように、第１Ａ図のブートストラ
ツプ・インバータ及びそれに追加された負荷容量
９を急速に充電させる為の動的チヤージアツプ回
路から構成されている。ブートストラツプ・イン
バータは、FET２〜７及びブートストラツプ・
コンデンサ６によつて形成されているが、動的チ
ヤージアツプ回路は、FET１０及び１１並びに
コンデンサ１２から構成されている。
動的チヤージアツプ回路がFET１０及び１１
並びにコンデンサ１２から構成されているため
に、相互接続されているFET４及び５のゲート
電極は、FET７を介して、動作電圧VHマイナス
FET閾値電圧VTにチヤージアツプされるのみな
らず、入力信号の前縁が到着すると、動作電圧
VHの完全値にまでチヤージアツプされる。入力
信号の前縁が到着し、コンデンサ１２を介して、
FET１０の電圧VH−VTにまでチヤージアツプ
されたゲートに転送されると、そのゲート電位は
ほぼ2VH−VTの値に上昇し、その結果そのソー
ス電位２３及び相互接続されたFET４，５のゲ
ート電極の電位はVHの値を取るようになる。こ
うしてゲート電極を動作電圧の完全値VHにまで
チヤージアツプすることにより、２つの負荷
FET４及び５のゲート電位は入力信号が低下す
るとき、かかる大きさまで増大し、従つて切換え
FET２及び３は非伝導状態となり、ブートスト
ラツプ・コンデンサ６の電位はFET５を介して
上昇し、その結果として負荷容量９は、動的チヤ
ージアツプ回路を使用しない場合よりも速く、完
全動作電圧VHまで上昇する。
並びにコンデンサ１２から構成されているため
に、相互接続されているFET４及び５のゲート
電極は、FET７を介して、動作電圧VHマイナス
FET閾値電圧VTにチヤージアツプされるのみな
らず、入力信号の前縁が到着すると、動作電圧
VHの完全値にまでチヤージアツプされる。入力
信号の前縁が到着し、コンデンサ１２を介して、
FET１０の電圧VH−VTにまでチヤージアツプ
されたゲートに転送されると、そのゲート電位は
ほぼ2VH−VTの値に上昇し、その結果そのソー
ス電位２３及び相互接続されたFET４，５のゲ
ート電極の電位はVHの値を取るようになる。こ
うしてゲート電極を動作電圧の完全値VHにまで
チヤージアツプすることにより、２つの負荷
FET４及び５のゲート電位は入力信号が低下す
るとき、かかる大きさまで増大し、従つて切換え
FET２及び３は非伝導状態となり、ブートスト
ラツプ・コンデンサ６の電位はFET５を介して
上昇し、その結果として負荷容量９は、動的チヤ
ージアツプ回路を使用しない場合よりも速く、完
全動作電圧VHまで上昇する。
しかし、第１Ｂ図に基づく有利な回路は、
FETレベルを要求するという欠点をもつている。
低いTTLレベルで制御を実施すると、TTL電位
のスイングが２−0.8＝1.2ボルトと小さいため
に、ノード２３がチヤージアツプ回路によつて
VHにまでチヤージアツプされず、従つて価値が
ない。従つて第１Ａ図の回路の場合のように、チ
ヤージアツプ・トランジスタＴ７のみがノード２
３をVH−VTの最大値に充電させる。
FETレベルを要求するという欠点をもつている。
低いTTLレベルで制御を実施すると、TTL電位
のスイングが２−0.8＝1.2ボルトと小さいため
に、ノード２３がチヤージアツプ回路によつて
VHにまでチヤージアツプされず、従つて価値が
ない。従つて第１Ａ図の回路の場合のように、チ
ヤージアツプ・トランジスタＴ７のみがノード２
３をVH−VTの最大値に充電させる。
第１Ｂ図に基づく回路はTTLレベルで制御す
べきFET記憶装置用の入力回路としては使用で
きないので、本発明はその救済策をもたらすもの
である。特許請求の範囲で特徴付けられる本発明
は、TTLレベルによる制御にもかかわらず、
FET４並び５のゲートのチヤージアツプを通じ
て出力ノード８を、急速に動作電圧VHにまで帯
電させることができる。FET記憶装置に対する
入力回路をもたらすという目的を実現するもので
ある。
べきFET記憶装置用の入力回路としては使用で
きないので、本発明はその救済策をもたらすもの
である。特許請求の範囲で特徴付けられる本発明
は、TTLレベルによる制御にもかかわらず、
FET４並び５のゲートのチヤージアツプを通じ
て出力ノード８を、急速に動作電圧VHにまで帯
電させることができる。FET記憶装置に対する
入力回路をもたらすという目的を実現するもので
ある。
本発明の主たる利点は、VHレベルを、FET記
憶装置を制御するために必要なレベルに変換する
ための二極レベル変換器がもはや必要でないこと
である。
憶装置を制御するために必要なレベルに変換する
ための二極レベル変換器がもはや必要でないこと
である。
次に、図面を参照しながら、本発明をくわしく
説明する。
説明する。
第１Ａ図、第１Ｂ図、第２図及び第４図の回路
図においては、典型的動作電圧が約8.5ボルトの
通常のＮ−チヤネル−MOS−FETを仮定してあ
る。しかし本発明は、他の導電型のFET並びに
それに応じて修正された動作電圧でも同等に実現
できる。
図においては、典型的動作電圧が約8.5ボルトの
通常のＮ−チヤネル−MOS−FETを仮定してあ
る。しかし本発明は、他の導電型のFET並びに
それに応じて修正された動作電圧でも同等に実現
できる。
第２図は、本発明の第一の実施例の回路図を示
したものである。このTTLレベルで制御可能な
記憶装置入力回路は、第１Ｂ図に基づく回路の一
変形である。第１Ｂ図の回路の構成要素と対応す
る、第２図の回路の構成要素には、同じ参照番号
をつけてある。FET１０及び１１ならびにコン
デンサ１２から構成され、相互接続されたFET
４及び５のゲート電極を備えている動的チヤージ
アツプ回路は、FETレベルによる操作制御を必
要とするので、第２図の回路中のコンデンサ１２
の第１の電極は、入力端子１にではなく、FET
記憶装置に対する入力回路に続く、ブロツク形で
表わしたインバータ１６の出力１７に接続されて
いる。その上、第２図のチヤージアツプFET１
１のゲートは電源電圧の陽極VHにではなく、イ
ンバータ１６に続くやはりブロツク形で表わした
インバータ１８の出力１９に接続されている。更
に、コンデンサ１２の第２の電極の、チヤージア
ツプFET１１のソース並びに負荷FET１０のゲ
ートとの共通接点２０は、３個の直列配置の放電
FET１３，１４，１５を介してFET１１のゲー
トに接続されている。
したものである。このTTLレベルで制御可能な
記憶装置入力回路は、第１Ｂ図に基づく回路の一
変形である。第１Ｂ図の回路の構成要素と対応す
る、第２図の回路の構成要素には、同じ参照番号
をつけてある。FET１０及び１１ならびにコン
デンサ１２から構成され、相互接続されたFET
４及び５のゲート電極を備えている動的チヤージ
アツプ回路は、FETレベルによる操作制御を必
要とするので、第２図の回路中のコンデンサ１２
の第１の電極は、入力端子１にではなく、FET
記憶装置に対する入力回路に続く、ブロツク形で
表わしたインバータ１６の出力１７に接続されて
いる。その上、第２図のチヤージアツプFET１
１のゲートは電源電圧の陽極VHにではなく、イ
ンバータ１６に続くやはりブロツク形で表わした
インバータ１８の出力１９に接続されている。更
に、コンデンサ１２の第２の電極の、チヤージア
ツプFET１１のソース並びに負荷FET１０のゲ
ートとの共通接点２０は、３個の直列配置の放電
FET１３，１４，１５を介してFET１１のゲー
トに接続されている。
第２図の入力回路の操作を、第３図に基づくパ
ルス図に則して説明する。入力回路の入力端子１
に印加される、TTL信号（第３図）は最初オフ
状態で高いTTLレベルを示していたが、今は信
号ダウン・レベルをとつているものと仮定する。
今まで導通状態であつたスイツチングFET２及
び３は、こうして非導電性となり、その結果、前
にはFET信号ダウン・レベルを示していた入力
ステージの出力８は、今やブートストラツプ・コ
ンデンサ６の既知の効果のために、急速に高
FET出力レベルをとるノード２３の電位がコン
デンサ６のブートストラツプ効果のために、値
VH以上に上昇すると、ード２４の電位が上昇す
る際にブートストラツプ・コンデンサ６によつて
起こるノード２３での電圧増加が妨げられるため
にFET１０を通つて動作電流電源の陽極VHに電
流は流れない。出力８の出力電位はよりゆつくり
と上昇し、動作電圧ソースVHの完全値に達しな
いことになる。FET１３，１４，１５並びに入
力信号と位相が逆のその制御パルス１９によつ
て、FET１０のゲート２０は、入力信号１がVH
−VTより低い電位に低下する前に放電され、電
位２３が値VH以上に上昇したとき、FET１０は
確実に非導電性となる。FET１３のゲートが動
作電圧電源の陽極VHに接続されているため、こ
のFETは常に導電状態である。ドレインとゲー
トを接続することにより、FET１４及び１５は、
二極回路要素を形成するように配線されている。
ルス図に則して説明する。入力回路の入力端子１
に印加される、TTL信号（第３図）は最初オフ
状態で高いTTLレベルを示していたが、今は信
号ダウン・レベルをとつているものと仮定する。
今まで導通状態であつたスイツチングFET２及
び３は、こうして非導電性となり、その結果、前
にはFET信号ダウン・レベルを示していた入力
ステージの出力８は、今やブートストラツプ・コ
ンデンサ６の既知の効果のために、急速に高
FET出力レベルをとるノード２３の電位がコン
デンサ６のブートストラツプ効果のために、値
VH以上に上昇すると、ード２４の電位が上昇す
る際にブートストラツプ・コンデンサ６によつて
起こるノード２３での電圧増加が妨げられるため
にFET１０を通つて動作電流電源の陽極VHに電
流は流れない。出力８の出力電位はよりゆつくり
と上昇し、動作電圧ソースVHの完全値に達しな
いことになる。FET１３，１４，１５並びに入
力信号と位相が逆のその制御パルス１９によつ
て、FET１０のゲート２０は、入力信号１がVH
−VTより低い電位に低下する前に放電され、電
位２３が値VH以上に上昇したとき、FET１０は
確実に非導電性となる。FET１３のゲートが動
作電圧電源の陽極VHに接続されているため、こ
のFETは常に導電状態である。ドレインとゲー
トを接続することにより、FET１４及び１５は、
二極回路要素を形成するように配線されている。
第２図の入力回路は、できれば動的FET記憶
チツプ中のレベル変換器として実現するのが望ま
しい。TTLチツプ選択信号CSを、例えば入力１
に印加することができる。動的記憶セルを再生す
るために、チツプを連続的に選択しなければなら
ないので、最長CSサイクルは、100マイクロ秒の
範囲にある。入力回路自体もこうして再生され
る。例えば、ノード２３は漏れ電流によつて100
マイクロ秒で値VHよりも僅かに低い値にまで放
電される。しかし記憶を開始するとき、チヤージ
アツプ回路はなお無効であり、ノード２３は
FET７のみによつて値VH−VTよりも僅かに低
い値で維持される。従つて最初のサイクルの初め
には、入力回路の出力８の電圧は、ノード２３の
電位VH−VTが低いために、遅延してしかもゆ
つくりとしか上昇しない。最初のサイクルの終り
に、ノード２３は、チヤージアツプ回路を介して
すなわちFET１０を介して電位VHにまで充電さ
れる。第２サイクル及びそれ以後のサイクルで
は、出力電圧は実際上遅延なしに非常に急速に上
昇する。
チツプ中のレベル変換器として実現するのが望ま
しい。TTLチツプ選択信号CSを、例えば入力１
に印加することができる。動的記憶セルを再生す
るために、チツプを連続的に選択しなければなら
ないので、最長CSサイクルは、100マイクロ秒の
範囲にある。入力回路自体もこうして再生され
る。例えば、ノード２３は漏れ電流によつて100
マイクロ秒で値VHよりも僅かに低い値にまで放
電される。しかし記憶を開始するとき、チヤージ
アツプ回路はなお無効であり、ノード２３は
FET７のみによつて値VH−VTよりも僅かに低
い値で維持される。従つて最初のサイクルの初め
には、入力回路の出力８の電圧は、ノード２３の
電位VH−VTが低いために、遅延してしかもゆ
つくりとしか上昇しない。最初のサイクルの終り
に、ノード２３は、チヤージアツプ回路を介して
すなわちFET１０を介して電位VHにまで充電さ
れる。第２サイクル及びそれ以後のサイクルで
は、出力電圧は実際上遅延なしに非常に急速に上
昇する。
第３図は、本発明によつて記述された入力回路
の、回路の各ノードでの電位変化を表わすパルス
図を示したものである。このパルス図から、最初
のサイクルより後では、出力８の電位の上昇時間
が最初のサイクルの場合の約半分の値であること
がわかる。サイクル時間は360ナノ秒と仮定して
ある。
の、回路の各ノードでの電位変化を表わすパルス
図を示したものである。このパルス図から、最初
のサイクルより後では、出力８の電位の上昇時間
が最初のサイクルの場合の約半分の値であること
がわかる。サイクル時間は360ナノ秒と仮定して
ある。
第４図は、本発明のもう１つの実施例の回路図
である。第２図とは、スイツチング・トランジス
タ２及び３が相互接続されたソース電極で制御さ
れ、固定バイアス電位VBがそれらの相互接続さ
れたゲート電極に印加される点だけが違つてい
る。この回路機能の特徴のために入力信号は、出
力８に現われる出力信号と同位相である。第２図
の回路図に対してそれ以外の違いはない。第４図
の回路の操作も、第２図に関して説明したものと
一致している。このことは、第５図のパルス図か
ら立証される。第５図では、端子１に印加される
TTL入力信号のみが、第３図のパルス図と比較
して逆の位相を示している。
である。第２図とは、スイツチング・トランジス
タ２及び３が相互接続されたソース電極で制御さ
れ、固定バイアス電位VBがそれらの相互接続さ
れたゲート電極に印加される点だけが違つてい
る。この回路機能の特徴のために入力信号は、出
力８に現われる出力信号と同位相である。第２図
の回路図に対してそれ以外の違いはない。第４図
の回路の操作も、第２図に関して説明したものと
一致している。このことは、第５図のパルス図か
ら立証される。第５図では、端子１に印加される
TTL入力信号のみが、第３図のパルス図と比較
して逆の位相を示している。
上述のように、第２図及び第４図の回路は、チ
ツプ選択信号用のベル変換器及び信号増幅器に、
特に適している。チツプ選択信号は、記憶チツプ
中で非常に高い容量性負荷を励振しなければなら
ないので、本発明ではインバータ１６及び１８を
追加的に必要とはしないが、増幅用に設けられて
いる。
ツプ選択信号用のベル変換器及び信号増幅器に、
特に適している。チツプ選択信号は、記憶チツプ
中で非常に高い容量性負荷を励振しなければなら
ないので、本発明ではインバータ１６及び１８を
追加的に必要とはしないが、増幅用に設けられて
いる。
第１Ａ図は既知のインバータ回路から構成され
る、FETまたはTTLレベルによるFET記憶装置
用入力回路の回路図。第１Ｂ図は、動的チヤージ
アツプ回路を補完した既知のインバータから構成
される、FETレベルによつて動作するFET記憶
装置用入力回路の回路図。第２図は、本発明に基
づく第１の実施例の回路図。第３図は第２図に基
づく入力回路のパルス図。第４図は本発明に基づ
く第２の実施例の回路図。第５図は第４図に基づ
く入力回路のパルス図。
る、FETまたはTTLレベルによるFET記憶装置
用入力回路の回路図。第１Ｂ図は、動的チヤージ
アツプ回路を補完した既知のインバータから構成
される、FETレベルによつて動作するFET記憶
装置用入力回路の回路図。第２図は、本発明に基
づく第１の実施例の回路図。第３図は第２図に基
づく入力回路のパルス図。第４図は本発明に基づ
く第２の実施例の回路図。第５図は第４図に基づ
く入力回路のパルス図。
Claims (1)
- １ 入力信号に応答して動作するブートストラツ
プ回路と、前記ブートストラツプ回路に結合され
たチヤージ・アツプ回路とを有する電界効果トラ
ンジスタ記憶装置のための入力回路であつて、前
記チヤージ・アツプ回路は前記ブートストラツプ
回路のブートストラツプ・ノードに結合された第
１電界効果トランジスタ、前記第１電界効果トラ
ンジスタのゲートにソースを接続された第２電界
効果トランジスタ、及び前記第１電界効果トラン
ジスタのゲートに一方の電極を接続されたコンデ
ンサを有し、前記コンデンサの他方の電極は前記
ブートストラツプ回路に続くインバータの出力に
接続され、前記第１電界効果トランジスタのゲー
トは放電路を介して前記第２電界効果トランジス
タのゲート及び前記インバータに続くインバータ
の出力に接続されている電界効果トランジスタ記
憶装置のための入力回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP81103660A EP0064569B1 (de) | 1981-05-13 | 1981-05-13 | Eingangsschaltung für einen monolithisch integrierten Halbleiterspeicher mit Feldeffekttransistoren |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57191891A JPS57191891A (en) | 1982-11-25 |
| JPH022238B2 true JPH022238B2 (ja) | 1990-01-17 |
Family
ID=8187708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57024686A Granted JPS57191891A (en) | 1981-05-13 | 1982-02-19 | Input circuit for field effect transistor memory device |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4494018A (ja) |
| EP (1) | EP0064569B1 (ja) |
| JP (1) | JPS57191891A (ja) |
| DE (1) | DE3169127D1 (ja) |
| ES (1) | ES8303790A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958920A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | バツフア回路 |
| JPS59115615A (ja) * | 1982-12-22 | 1984-07-04 | Fujitsu Ltd | 半導体回路 |
| US4649523A (en) * | 1985-02-08 | 1987-03-10 | At&T Bell Laboratories | Semiconductor memory with boosted word line |
| US4663701A (en) * | 1985-08-02 | 1987-05-05 | Intermedics, Inc. | Voltage level shifter |
| US4902919A (en) * | 1988-09-26 | 1990-02-20 | Motorola, Inc. | Inverting latching bootstrap driver with Vdd *2 booting |
| US4922128A (en) * | 1989-01-13 | 1990-05-01 | Ibm Corporation | Boost clock circuit for driving redundant wordlines and sample wordlines |
| US5084637A (en) * | 1989-05-30 | 1992-01-28 | International Business Machines Corp. | Bidirectional level shifting interface circuit |
| US5366162A (en) * | 1990-10-15 | 1994-11-22 | Ball Corporation | Dual orifice nozzle and method for internally coating containers |
| US5153467A (en) * | 1991-06-12 | 1992-10-06 | Etron Technology, Inc. | Bootstrap circuit for word line driver in semiconductor memory |
| DE69327125T2 (de) * | 1992-03-12 | 2000-04-20 | Sharp K.K. | Halbleiterspeicher |
| DE10330064B3 (de) * | 2003-07-03 | 2004-12-09 | Siemens Ag | Logikgatter mit potentialfreier Gate-Elektrode für organische integrierte Schaltungen |
| US20060262938A1 (en) * | 2005-05-18 | 2006-11-23 | Gauger Daniel M Jr | Adapted audio response |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51122721A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Boosting circuit |
| DE2553517C3 (de) * | 1975-11-28 | 1978-12-07 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verzögerungsschaltung mit Feldeffekttransistoren |
| US4239993A (en) * | 1978-09-22 | 1980-12-16 | Texas Instruments Incorporated | High performance dynamic sense amplifier with active loads |
| DE2935121A1 (de) * | 1978-09-07 | 1980-03-27 | Texas Instruments Inc | Schreib/lese-halbleiterspeicher |
| US4354123A (en) * | 1979-08-13 | 1982-10-12 | Mostek Corporation | High voltage clock generator |
| DE2935465A1 (de) * | 1979-09-01 | 1981-03-19 | Ibm Deutschland Gmbh, 7000 Stuttgart | Ttl-pegelumsetzer zur ansteuerung von feldeffekttransistoren |
| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
| JPS6037996B2 (ja) * | 1980-02-20 | 1985-08-29 | 沖電気工業株式会社 | バツフア回路 |
| JPS5713819A (en) * | 1980-06-27 | 1982-01-23 | Oki Electric Ind Co Ltd | Output interface circuit |
-
1981
- 1981-05-13 EP EP81103660A patent/EP0064569B1/de not_active Expired
- 1981-05-13 DE DE8181103660T patent/DE3169127D1/de not_active Expired
-
1982
- 1982-01-14 ES ES82508716A patent/ES8303790A1/es not_active Expired
- 1982-02-19 JP JP57024686A patent/JPS57191891A/ja active Granted
- 1982-05-03 US US06/374,113 patent/US4494018A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| ES508716A0 (es) | 1983-02-01 |
| ES8303790A1 (es) | 1983-02-01 |
| EP0064569A1 (de) | 1982-11-17 |
| US4494018A (en) | 1985-01-15 |
| JPS57191891A (en) | 1982-11-25 |
| EP0064569B1 (de) | 1985-02-27 |
| DE3169127D1 (en) | 1985-04-04 |
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