JPH0352255B2 - - Google Patents
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- JPH0352255B2 JPH0352255B2 JP57038257A JP3825782A JPH0352255B2 JP H0352255 B2 JPH0352255 B2 JP H0352255B2 JP 57038257 A JP57038257 A JP 57038257A JP 3825782 A JP3825782 A JP 3825782A JP H0352255 B2 JPH0352255 B2 JP H0352255B2
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- fet
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔本発明の分野〕
本発明は、一般に、大規模集積化された
（LSI）回路の技術に関するものであり、特に入
出力両方に大きな容量性負荷が存在するような状
況で高速動作の可能なFETドライバー回路に関
するものである。
（LSI）回路の技術に関するものであり、特に入
出力両方に大きな容量性負荷が存在するような状
況で高速動作の可能なFETドライバー回路に関
するものである。
LSIの適用に全く適した高性能のFETドライバ
ー回路の必要性が増々増えている。この必要性
は、非常に高速度のアクセスが主目的である
FET型のスタテイツク・ランダム・アクセス・
メモリ（RAM）の設計において、特に強い。ド
ライバー回路の性能に寄与する考案は、全くわず
かしかない。ドライバー回路が制限されるように
許容できる電力が割り当てられることは、重要な
考えである。しかしながら、LSIチツプの最大電
力消失は制限され、そしてこのような電力はそこ
に含まれる多くの回路へ割り当てられなければな
らないので、この要素を越える制御は一般にはほ
とんど存在しない。電力設計の考えの他には、ド
ライバー回路の高性能特性はまた、その入出力の
容量性負荷の大きさに依存している。もちろん、
特定のドライバー回路の構成及び設計は、その性
能にかなり寄与する。所与の電力の設計及び負荷
の条件に対して、最適な性能特性を生じる新規な
構成を創作することは、もはや平凡な努力ではな
い。プツシユ・プル構成でエンハンスメント及び
デイプレツシヨンの両モードのFETを使用した
通常のFETドライバー回路は周知である。この
ようなドライバー回路の例は、米国特許第
3775793号に述べられている。さらに、米国特許
第4065678号及び第4071783号は、ともに、大きい
容量性負荷を駆動するのにプツシユ・プル回路及
びフイードバツクの技術を使用した高速度の
FETドライバー回路を開示している。
ー回路の必要性が増々増えている。この必要性
は、非常に高速度のアクセスが主目的である
FET型のスタテイツク・ランダム・アクセス・
メモリ（RAM）の設計において、特に強い。ド
ライバー回路の性能に寄与する考案は、全くわず
かしかない。ドライバー回路が制限されるように
許容できる電力が割り当てられることは、重要な
考えである。しかしながら、LSIチツプの最大電
力消失は制限され、そしてこのような電力はそこ
に含まれる多くの回路へ割り当てられなければな
らないので、この要素を越える制御は一般にはほ
とんど存在しない。電力設計の考えの他には、ド
ライバー回路の高性能特性はまた、その入出力の
容量性負荷の大きさに依存している。もちろん、
特定のドライバー回路の構成及び設計は、その性
能にかなり寄与する。所与の電力の設計及び負荷
の条件に対して、最適な性能特性を生じる新規な
構成を創作することは、もはや平凡な努力ではな
い。プツシユ・プル構成でエンハンスメント及び
デイプレツシヨンの両モードのFETを使用した
通常のFETドライバー回路は周知である。この
ようなドライバー回路の例は、米国特許第
3775793号に述べられている。さらに、米国特許
第4065678号及び第4071783号は、ともに、大きい
容量性負荷を駆動するのにプツシユ・プル回路及
びフイードバツクの技術を使用した高速度の
FETドライバー回路を開示している。
ある先行技術のドライバー回路は、ドライバー
回路の特性を向上させるために異なるしきい値を
有するFET装置を使用している。例えば、米国
特許第4135102号は、FETのチヤンネルにイオン
注入する量を選択的に変えることにより作られた
変更されたしきい電圧を有するFETを用い、そ
して出力段で通常のデイプレツシヨン・モードの
FETよりもむしろ低いしきい値のデイプレツシ
ヨン・モードのFETを用いた、高性能のドライ
バー回路を述べている。高速度のスタテイツク
RAMに類似のドライバー回路を使用すること
が、また、“High Ppeed 4K Static RAM
Using DSA MOSTs”、by Takahashi、et al、
Proceeding of the 9th Conference on Solid
State Devices、Tokyo、1977、及びJapanese
Journal of Applied Physics、Vol.17、（1978）
17−１、pp.71−76に述べられている。
回路の特性を向上させるために異なるしきい値を
有するFET装置を使用している。例えば、米国
特許第4135102号は、FETのチヤンネルにイオン
注入する量を選択的に変えることにより作られた
変更されたしきい電圧を有するFETを用い、そ
して出力段で通常のデイプレツシヨン・モードの
FETよりもむしろ低いしきい値のデイプレツシ
ヨン・モードのFETを用いた、高性能のドライ
バー回路を述べている。高速度のスタテイツク
RAMに類似のドライバー回路を使用すること
が、また、“High Ppeed 4K Static RAM
Using DSA MOSTs”、by Takahashi、et al、
Proceeding of the 9th Conference on Solid
State Devices、Tokyo、1977、及びJapanese
Journal of Applied Physics、Vol.17、（1978）
17−１、pp.71−76に述べられている。
先行技術では、新しい論理構成が、“FET
Logic Configuration”、by Blaser、et al、
Digest of the ISSCC、1978、pp.14−15に述べ
られている。この文献では、新しい論理構成は、
通常の論理回路の速度と電力の性能の特性を向上
させるために、論理信号レベルを減少するデイプ
レツシヨン・モードのFETを使用している。
Logic Configuration”、by Blaser、et al、
Digest of the ISSCC、1978、pp.14−15に述べ
られている。この文献では、新しい論理構成は、
通常の論理回路の速度と電力の性能の特性を向上
させるために、論理信号レベルを減少するデイプ
レツシヨン・モードのFETを使用している。
上記ドライバー回路のいずれも、入出力の両方
のキヤパシタンスが大きいような状況において高
速動作を提供するように設計されていないし、ま
た特別に最適化されてもいない。ドライバー回路
の内部ノードから大きな入力容量性負荷を分離す
るように適用されたスイツチ型の転送デイプレツ
シヨンFETと組合せてプツシユ・プル出力回路
を含みこれにより、内部ノードの電位が迅速に上
昇され得、そして内部ノードにおけるブートスト
ラツプ効果が、大きな出力容量性負荷を駆動する
際の回路動作速度を増加させるように向上され得
る、ドライバー回路の構成を教示していない。
のキヤパシタンスが大きいような状況において高
速動作を提供するように設計されていないし、ま
た特別に最適化されてもいない。ドライバー回路
の内部ノードから大きな入力容量性負荷を分離す
るように適用されたスイツチ型の転送デイプレツ
シヨンFETと組合せてプツシユ・プル出力回路
を含みこれにより、内部ノードの電位が迅速に上
昇され得、そして内部ノードにおけるブートスト
ラツプ効果が、大きな出力容量性負荷を駆動する
際の回路動作速度を増加させるように向上され得
る、ドライバー回路の構成を教示していない。
本発明の主目的は、入出力の両方に大きな容量
性負荷が存在するような状況において高速動作の
可能な、改良されたFETドライバー回路を提供
することである。
性負荷が存在するような状況において高速動作の
可能な、改良されたFETドライバー回路を提供
することである。
本発明の他の目的は、低い論理レベルから高い
論理レベルまで高速度の変換を行なうことが可能
な、改良されたFETドライバー回路を提供する
ことである。
論理レベルまで高速度の変換を行なうことが可能
な、改良されたFETドライバー回路を提供する
ことである。
また本発明の目的は、最大限のVDD高論理レベ
ル出力を提供する、改良されたFETドライバー
回路を提供することである。
ル出力を提供する、改良されたFETドライバー
回路を提供することである。
本発明の他の目的は、電力消失を最小にするた
めに非付勢サイクルの間に電力を低下され得る、
改良されたFETドライバー回路を提供すること
である。
めに非付勢サイクルの間に電力を低下され得る、
改良されたFETドライバー回路を提供すること
である。
さらに本発明の目的は、スタテイツクRAMの
ようなメモリのアクセス速度を向上させるための
スタテイツクRAM用の改良されたFETドライバ
ー回路を提供することである。
ようなメモリのアクセス速度を向上させるための
スタテイツクRAM用の改良されたFETドライバ
ー回路を提供することである。
本発明のこれら及びその他の目的は、大きな入
力容量をドライバー回路の内部ノードから分離す
るスイツチ型の転送装置を組込んだプツシユ・プ
ル・ドライバー回路により達成され得る。このス
イツチされる分離動作により上記内部ノードから
大きな入力キヤパシタンスを分離することが可能
となり、これにより、上記内部ノードの電位は迅
速に上昇され得、そして大きな出力容量性負荷を
駆動する際に回路の動作速度を増加させるよう
に、上記ノードにおけるブートストラツプ効果は
向上され得る。新規なドライバー回路構成は、第
１段、第２段、及び入力を受け取るための共通の
内部ノードを有する非反転プツシユ・プル出力回
路、上記内部ノードに入力論理信号を結合するた
めに上記第１段の出力に応答するスイツチ型の転
送装置、並びに上記内部ノードを充電するための
クロツクされた充電用負荷回路（以下単に「負荷
回路」という。）を含む。
力容量をドライバー回路の内部ノードから分離す
るスイツチ型の転送装置を組込んだプツシユ・プ
ル・ドライバー回路により達成され得る。このス
イツチされる分離動作により上記内部ノードから
大きな入力キヤパシタンスを分離することが可能
となり、これにより、上記内部ノードの電位は迅
速に上昇され得、そして大きな出力容量性負荷を
駆動する際に回路の動作速度を増加させるよう
に、上記ノードにおけるブートストラツプ効果は
向上され得る。新規なドライバー回路構成は、第
１段、第２段、及び入力を受け取るための共通の
内部ノードを有する非反転プツシユ・プル出力回
路、上記内部ノードに入力論理信号を結合するた
めに上記第１段の出力に応答するスイツチ型の転
送装置、並びに上記内部ノードを充電するための
クロツクされた充電用負荷回路（以下単に「負荷
回路」という。）を含む。
本発明の特徴、原理及び有用性は、添付図面を
参照して以下詳細に本発明を述べた記載からより
良く理解されるであろう。
参照して以下詳細に本発明を述べた記載からより
良く理解されるであろう。
第１図を参照するに、スタテイツクFET
RAM中のワード・デコーダ１０は、ライン６０
によりワード・ライン５０を選択する高性能のド
ライバー２０に接続されている。ワード・ライン
５０及びライン６０の等価キヤパシタンスが、
各々キヤパシタ５２及び６２により表わされてい
る。両キヤパシタ５２及び６２は、LSI回路チツ
プの平均的なノードのようなキヤパシタンスに比
べてかなり大きい。ワード・デコーダ１０、ライ
ン６０、ドライバー２０及びワード・ライン５０
の相互接続は、臨界的なパスを形成する。他の要
因の中で、この臨界的なパスの伝播遅延は、スタ
テイツクFET RAMのアクセス速度を実質的に
決定する。
RAM中のワード・デコーダ１０は、ライン６０
によりワード・ライン５０を選択する高性能のド
ライバー２０に接続されている。ワード・ライン
５０及びライン６０の等価キヤパシタンスが、
各々キヤパシタ５２及び６２により表わされてい
る。両キヤパシタ５２及び６２は、LSI回路チツ
プの平均的なノードのようなキヤパシタンスに比
べてかなり大きい。ワード・デコーダ１０、ライ
ン６０、ドライバー２０及びワード・ライン５０
の相互接続は、臨界的なパスを形成する。他の要
因の中で、この臨界的なパスの伝播遅延は、スタ
テイツクFET RAMのアクセス速度を実質的に
決定する。
第１図に表わされた高性能ドライバー２０は、
ゼロしきい値のFET装置の他に、エンハンスメ
ント・モード及びデイプレツシヨン・モードの両
方のFET装置が、単一のシリコン・ウエハ上に
形成される、ＮチヤンネルFET技術で製造され
るのが好ましい。
ゼロしきい値のFET装置の他に、エンハンスメ
ント・モード及びデイプレツシヨン・モードの両
方のFET装置が、単一のシリコン・ウエハ上に
形成される、ＮチヤンネルFET技術で製造され
るのが好ましい。
本発明では、ドライバー２０は、プツシユ・プ
ル回路３０、反転回路４０、負荷回路２５、及び
スイツチ型の転送FET装置２７を含む。ドライ
バー２０は、非反転型である。即ちその入力状態
がその出力状態と同じである。特に、ドライバー
２０は、大きな出力駆動能力を特徴とし、入出力
両方のキヤパシタンスがかなり大きいような回路
状況において臨界的なパスの伝播遅延を減少させ
るのに特に効果的である。
ル回路３０、反転回路４０、負荷回路２５、及び
スイツチ型の転送FET装置２７を含む。ドライ
バー２０は、非反転型である。即ちその入力状態
がその出力状態と同じである。特に、ドライバー
２０は、大きな出力駆動能力を特徴とし、入出力
両方のキヤパシタンスがかなり大きいような回路
状況において臨界的なパスの伝播遅延を減少させ
るのに特に効果的である。
スイツチされる転送FET２７は、ライン６０
に存在するデジタル入力信号を、入力端子２２か
らドライバー２０の内部ノード８０へ結合する。
FET２６及び２８を有する負荷回路２５は、第
１電位源VDDを内部ノード８０に結合する。FET
４２及び４４を有するインバータ４０は、電源
VDD及び第２電位源である接地に接続される。イ
ンバータ４０の入力４６は、内部ノード８０に接
続され、そしてその出力４８は、スイツチ型転送
FET２７のゲート２９に接続される。FET装置
３２及び３４を有するプツシユ・プル回路３０
は、電源VDD及び接地に接続される。プツシユ・
プル回路３０の第２入力３８は、インバータ４０
の出力４８に接続され、そしてプツシユ・プル回
路３０の第１入力３６は、出力端子３９において
デジタル信号を表わすために内部ノード８０に接
続される。
に存在するデジタル入力信号を、入力端子２２か
らドライバー２０の内部ノード８０へ結合する。
FET２６及び２８を有する負荷回路２５は、第
１電位源VDDを内部ノード８０に結合する。FET
４２及び４４を有するインバータ４０は、電源
VDD及び第２電位源である接地に接続される。イ
ンバータ４０の入力４６は、内部ノード８０に接
続され、そしてその出力４８は、スイツチ型転送
FET２７のゲート２９に接続される。FET装置
３２及び３４を有するプツシユ・プル回路３０
は、電源VDD及び接地に接続される。プツシユ・
プル回路３０の第２入力３８は、インバータ４０
の出力４８に接続され、そしてプツシユ・プル回
路３０の第１入力３６は、出力端子３９において
デジタル信号を表わすために内部ノード８０に接
続される。
好ましい実施例では、ドライバー２０のFET
装置の各々は、エンハンスメント・モード又はデ
イプレツシヨン・モード又はゼロしきい値型のい
ずれかに選択的に作られる。特に、第１図を参照
するに、装置２７，２８及び４２は、デイプレツ
シヨン・モード型であり、装置２６及び３２は、
ゼロしきい値型であり、そして装置３４及び４４
は、エンハンスメント・モード型のFETである。
この新しいドライバー回路２０の構成の新規な面
は、次に述べられる完全なサイクルの動作の記載
により、最も良く理解され得る。
装置の各々は、エンハンスメント・モード又はデ
イプレツシヨン・モード又はゼロしきい値型のい
ずれかに選択的に作られる。特に、第１図を参照
するに、装置２７，２８及び４２は、デイプレツ
シヨン・モード型であり、装置２６及び３２は、
ゼロしきい値型であり、そして装置３４及び４４
は、エンハンスメント・モード型のFETである。
この新しいドライバー回路２０の構成の新規な面
は、次に述べられる完全なサイクルの動作の記載
により、最も良く理解され得る。
完全なサイクルの動作の例として、デコーダ１
０のデコーダ装置Ｄ１乃至DNがオフである場合
について考える。アドレス・ラインＡ１乃至AN
のうちの１つの高くなるＡ２は、それに結合され
ているデコーダ装置Ｄ２をオンにすることにな
る。このデコーダ装置Ｄ２は、ライン６０、入力
端子２２、及び内部ノード８０を低くさせる。こ
れにより、インバータ４０の装置４４はオフにさ
れ、そしてインバータ出力４８は高くされる。一
方ワード・ライン５０を装置３４により低くクラ
ンプすることになる。さらに、インバータ出力４
８の上昇は、転送装置２７を低いインピーダンス
状態にスイツチすることになる。デコーダ装置の
うちの１つがオンのとき、負荷回路２５からの電
流が、スイツチされる転送装置２７を通つて流れ
るので、スイツチされる転送装置２７のインピー
ダンスを減少させることは、それが内部ノード８
０の電位を低くし、それ故に装置３２をターン・
オフにすることを可能にすることにより出力端子
５０が上昇するのを防ぐことになるので、重要な
効果を有している。スイツチされる転送FET装
置２７のインピーダンスは、前記したような通常
の回路におけように転送ゲート２９が固定接地電
位に結合される場合に比べて、かなりの割合（ほ
ぼ10分の１）に減少される。インピーダンスにお
けるこの減少は、内部ノード８０を早く放電させ
るようにし、そして実質的に高い方から低い方へ
の変換の遅延を向上させる。
０のデコーダ装置Ｄ１乃至DNがオフである場合
について考える。アドレス・ラインＡ１乃至AN
のうちの１つの高くなるＡ２は、それに結合され
ているデコーダ装置Ｄ２をオンにすることにな
る。このデコーダ装置Ｄ２は、ライン６０、入力
端子２２、及び内部ノード８０を低くさせる。こ
れにより、インバータ４０の装置４４はオフにさ
れ、そしてインバータ出力４８は高くされる。一
方ワード・ライン５０を装置３４により低くクラ
ンプすることになる。さらに、インバータ出力４
８の上昇は、転送装置２７を低いインピーダンス
状態にスイツチすることになる。デコーダ装置の
うちの１つがオンのとき、負荷回路２５からの電
流が、スイツチされる転送装置２７を通つて流れ
るので、スイツチされる転送装置２７のインピー
ダンスを減少させることは、それが内部ノード８
０の電位を低くし、それ故に装置３２をターン・
オフにすることを可能にすることにより出力端子
５０が上昇するのを防ぐことになるので、重要な
効果を有している。スイツチされる転送FET装
置２７のインピーダンスは、前記したような通常
の回路におけように転送ゲート２９が固定接地電
位に結合される場合に比べて、かなりの割合（ほ
ぼ10分の１）に減少される。インピーダンスにお
けるこの減少は、内部ノード８０を早く放電させ
るようにし、そして実質的に高い方から低い方へ
の変換の遅延を向上させる。
次に、アドレス・ラインＡ１乃至ANの全て
が、デコーダ装置Ｄ１乃至DNをオフにする低い
レベルになる場合を考える。入力端子２２及び内
部ノード８０は、上昇しはじめる。インバータ出
力４８は依然高いので、スイツチされる転送装置
２７は、この一時的な過度の初期部分の間には、
低インピーダンス状態に保たれることになる。し
かしながら、内部ノード８０が上昇し続けるの
で、インバータ出力４８は低下することになり、
スイツチされる転送FET装置２７を高インピー
ダンス状態にすることになる。入力端子２２は、
スイツチされる転送装置２７のゲート電位より１
しきい電圧ひくく、それでそれはターン・オフす
るような電位まで上昇することになる。これが起
こるとキヤパシタ６２で表わされている。ライン
６０に結合された大きなキヤパシタンスが、効果
的に内部ノード８０から分離される。その結果、
負荷回路２５の全負荷電流は、もはや内部ノード
８０を充電するようになる。内部ノード８０が上
昇しそして装置３２をターン・オンにし、それ故
に、キヤパシタ５２により表わされた、ワード・
ライン５０と結合された大きなキヤパシタンスを
充電することになるとき、プツシユ・プル動作が
達成される。そしてプツシユ・プル段３０の装置
３４が、インバータ出力ノード４８における低電
圧によりターン・オフされる。言い換えると、ス
イツチされる転送FET装置２７は、低い方から
高い方への変換の初期位相の間にオフに切換り、
内部ノード８０から比較的大きなキヤパシタ６２
を分離することになる。この分離動作は、キヤパ
シタ６２をVDDより低い中間の電圧レベルまでの
み充電し、そして負荷電流全体がキヤパシタ５６
により表わされたノードのような小さなキヤパシ
タ（キヤパシタ６２の大きさに比べて）を迅速に
チヤージ・アツプできるようにする。プツシユ・
プル・モードの動作とともに内部ノード８０でこ
の迅速な電位の確立は、低い方から高い方への変
換の遅延を向上することになる。詳細な動作は、
第２図に関して以下に述べられる。
が、デコーダ装置Ｄ１乃至DNをオフにする低い
レベルになる場合を考える。入力端子２２及び内
部ノード８０は、上昇しはじめる。インバータ出
力４８は依然高いので、スイツチされる転送装置
２７は、この一時的な過度の初期部分の間には、
低インピーダンス状態に保たれることになる。し
かしながら、内部ノード８０が上昇し続けるの
で、インバータ出力４８は低下することになり、
スイツチされる転送FET装置２７を高インピー
ダンス状態にすることになる。入力端子２２は、
スイツチされる転送装置２７のゲート電位より１
しきい電圧ひくく、それでそれはターン・オフす
るような電位まで上昇することになる。これが起
こるとキヤパシタ６２で表わされている。ライン
６０に結合された大きなキヤパシタンスが、効果
的に内部ノード８０から分離される。その結果、
負荷回路２５の全負荷電流は、もはや内部ノード
８０を充電するようになる。内部ノード８０が上
昇しそして装置３２をターン・オンにし、それ故
に、キヤパシタ５２により表わされた、ワード・
ライン５０と結合された大きなキヤパシタンスを
充電することになるとき、プツシユ・プル動作が
達成される。そしてプツシユ・プル段３０の装置
３４が、インバータ出力ノード４８における低電
圧によりターン・オフされる。言い換えると、ス
イツチされる転送FET装置２７は、低い方から
高い方への変換の初期位相の間にオフに切換り、
内部ノード８０から比較的大きなキヤパシタ６２
を分離することになる。この分離動作は、キヤパ
シタ６２をVDDより低い中間の電圧レベルまでの
み充電し、そして負荷電流全体がキヤパシタ５６
により表わされたノードのような小さなキヤパシ
タ（キヤパシタ６２の大きさに比べて）を迅速に
チヤージ・アツプできるようにする。プツシユ・
プル・モードの動作とともに内部ノード８０でこ
の迅速な電位の確立は、低い方から高い方への変
換の遅延を向上することになる。詳細な動作は、
第２図に関して以下に述べられる。
ライン６０及びそれに結合された大きなキヤパ
シタ６２から内部ノード８０を分離することは、
また、ソース対ゲートのキヤパシタ５４により、
装置３２のソース対ゲートのブートストラツプ動
作の効果を向上させる。特に、分離動作は、ブー
トストラツプ動作の効果がキヤパシタ５６及び６
２の並列な組合せによるのではなくて、キヤパシ
タ５６のみにより決定され得るようにする。キヤ
パシタ５６は、キヤパシタ６２に比べて比較的小
さいので、ブートストラツプの向上は重要であ
る。さらに、キヤパシタ５１もまた、出力ノード
５０に存在する上昇過渡を内部ノード８０に装置
２８で結合することにより、増大されたブートス
トラツプ動作の効果を提供するように組込まれ得
る。組合せたこれらのブートストラツプの向上
は、装置３２をよりしつかりと駆動するように
し、そしてさらに最大限のVDD高論理レベルを提
供する他に低い方から高い方への変換の遅延を向
上させる。
シタ６２から内部ノード８０を分離することは、
また、ソース対ゲートのキヤパシタ５４により、
装置３２のソース対ゲートのブートストラツプ動
作の効果を向上させる。特に、分離動作は、ブー
トストラツプ動作の効果がキヤパシタ５６及び６
２の並列な組合せによるのではなくて、キヤパシ
タ５６のみにより決定され得るようにする。キヤ
パシタ５６は、キヤパシタ６２に比べて比較的小
さいので、ブートストラツプの向上は重要であ
る。さらに、キヤパシタ５１もまた、出力ノード
５０に存在する上昇過渡を内部ノード８０に装置
２８で結合することにより、増大されたブートス
トラツプ動作の効果を提供するように組込まれ得
る。組合せたこれらのブートストラツプの向上
は、装置３２をよりしつかりと駆動するように
し、そしてさらに最大限のVDD高論理レベルを提
供する他に低い方から高い方への変換の遅延を向
上させる。
選択したワード・ライン５０を低い方から高い
論理レベルへ駆動する前述の高性能ドライバー２
０の動作は、第２図に特定して示されている。こ
の変換の初期位相の間に、V22、即ち入力端子２
２（第１図）の電位、及びV80、即ち内部ノード
８０の電位の両方を上昇させるために、全てのア
ドレス・ラインＡ１乃至ANの電位、VAは低くな
る。VAに応答して、V48、即ちインバータ４０の
出力電圧の降下は、スイツチされる転送FET装
置２７を最初の低インピーダンス状態から高イン
ピーダンス状態にする。この後者の動作は、内部
ノード８０から比較的大きなキヤパシタ６２を分
離する。結果として、V22は約2.6ボルト、即ち
VDDより低い中間の電位までのみ充電され、一方
V80は、前記したようなブートストラツプ動作の
向上のために、VDD以上までチヤージ・アツプさ
れ得る。大きなキヤパシタ６２を分離すること、
及び増大されたブートストラツプ動作の効果の結
果として組合された向上は、比較的大きな容量負
荷５２にもかかわらず、V0、即ち出力ノード電
位を迅速に上昇させ得る。
論理レベルへ駆動する前述の高性能ドライバー２
０の動作は、第２図に特定して示されている。こ
の変換の初期位相の間に、V22、即ち入力端子２
２（第１図）の電位、及びV80、即ち内部ノード
８０の電位の両方を上昇させるために、全てのア
ドレス・ラインＡ１乃至ANの電位、VAは低くな
る。VAに応答して、V48、即ちインバータ４０の
出力電圧の降下は、スイツチされる転送FET装
置２７を最初の低インピーダンス状態から高イン
ピーダンス状態にする。この後者の動作は、内部
ノード８０から比較的大きなキヤパシタ６２を分
離する。結果として、V22は約2.6ボルト、即ち
VDDより低い中間の電位までのみ充電され、一方
V80は、前記したようなブートストラツプ動作の
向上のために、VDD以上までチヤージ・アツプさ
れ得る。大きなキヤパシタ６２を分離すること、
及び増大されたブートストラツプ動作の効果の結
果として組合された向上は、比較的大きな容量負
荷５２にもかかわらず、V0、即ち出力ノード電
位を迅速に上昇させ得る。
この新規で且つ容易でないドライバー回路の構
成を使用して可能にされた向上が、第３図に示さ
れている。曲線７４は、本発明によるドライバー
回路の性能特性を示し、そして曲線７２は、同じ
電力レベルで動作する類似する通常の非反転プツ
シユ・プル・ドライバー回路についての性能特性
を示す。等しい大きさの入力及び出力のキヤパシ
タ６２及び５２に対して、回路遅延における性能
の向上は重要である。例えば、10pFの値を有す
る両方のキヤパシタ５２及び６２の場合には、本
発明によるドライバー２０は、約28ナノ秒の変換
遅延（第３図の曲線７４）を有する。この遅延
は、約60ナノ秒の対応する変換遅延を有する同一
の電力消失の類似する通常の非反転プツシユ・プ
ル・ドライバーの性能（第３図の曲線７２）の約
２倍である。
成を使用して可能にされた向上が、第３図に示さ
れている。曲線７４は、本発明によるドライバー
回路の性能特性を示し、そして曲線７２は、同じ
電力レベルで動作する類似する通常の非反転プツ
シユ・プル・ドライバー回路についての性能特性
を示す。等しい大きさの入力及び出力のキヤパシ
タ６２及び５２に対して、回路遅延における性能
の向上は重要である。例えば、10pFの値を有す
る両方のキヤパシタ５２及び６２の場合には、本
発明によるドライバー２０は、約28ナノ秒の変換
遅延（第３図の曲線７４）を有する。この遅延
は、約60ナノ秒の対応する変換遅延を有する同一
の電力消失の類似する通常の非反転プツシユ・プ
ル・ドライバーの性能（第３図の曲線７２）の約
２倍である。
第１図を参照するに、デイプレツシヨンFET
２８及びゼロしきい値FET２６の直列の組合せ
を含む負荷回路２５が、電力消失を最小にするた
めに選択的にパワー・オフされ得ることに、注意
すべきである。特に、結合されたデコーダが動作
状態にない、サイクルのその部分の間では電力を
最小にするために、FET２６のゲートはφcによ
りクロツクされ得る。さらに、ノード８０をVDD
よりも高くブートストラツプしようとするとき
に、FET２６がターン・オフして、V80、即ちノ
ード８０における電位を第２図に曲線V80で示さ
れているように、容易にVDDよりも高く上昇させ
ることになる。
２８及びゼロしきい値FET２６の直列の組合せ
を含む負荷回路２５が、電力消失を最小にするた
めに選択的にパワー・オフされ得ることに、注意
すべきである。特に、結合されたデコーダが動作
状態にない、サイクルのその部分の間では電力を
最小にするために、FET２６のゲートはφcによ
りクロツクされ得る。さらに、ノード８０をVDD
よりも高くブートストラツプしようとするとき
に、FET２６がターン・オフして、V80、即ちノ
ード８０における電位を第２図に曲線V80で示さ
れているように、容易にVDDよりも高く上昇させ
ることになる。
インバータ４０及びプツシユ・プル回路３０は
ともに、前記の好実施例においては、別々の個別
回路として述べられたが、２つの回路は実際に
は、第１段としてインバータ４０及び第２出力段
として回路３０を有するような通常の非反転プツ
シユ・プル・ドライバーを形成する。特に、当業
者にとつては、本発明を理解しそして認識するの
に、それらをそのように見ることは、有用であ
る。
ともに、前記の好実施例においては、別々の個別
回路として述べられたが、２つの回路は実際に
は、第１段としてインバータ４０及び第２出力段
として回路３０を有するような通常の非反転プツ
シユ・プル・ドライバーを形成する。特に、当業
者にとつては、本発明を理解しそして認識するの
に、それらをそのように見ることは、有用であ
る。
第１図に示されたような高性能のFETドライ
バー回路２０が、ゼロしきい値FET２６及び３
２を組込んで示され且つ述べられているが、ドラ
イバー回路２０の動作は基本的には同じであり、
そして通常のデイプレツシヨン及びエンハンスメ
ントのモードのFETのみが用いられる技術で、
ドライバー２０が製造されるときには、同じよう
な実質的利点がまた認識され得る。さらに、負荷
回路２５は、電力を最小にするために、クロツク
され、そしてデイプレツシヨン・モードのFET
２８及びゼロしきい値のFET２６の直列の組合
せを含むように示されたが、FET２６のゲート
はクロツクされる必要はなく、そして代わりに
VDDに接続され得ることは明らかである。その
上、負荷回路は、前記の性能の利点を実質的に損
なうことなく、通常のデイプレツシヨンFET負
荷で置換され得る。
バー回路２０が、ゼロしきい値FET２６及び３
２を組込んで示され且つ述べられているが、ドラ
イバー回路２０の動作は基本的には同じであり、
そして通常のデイプレツシヨン及びエンハンスメ
ントのモードのFETのみが用いられる技術で、
ドライバー２０が製造されるときには、同じよう
な実質的利点がまた認識され得る。さらに、負荷
回路２５は、電力を最小にするために、クロツク
され、そしてデイプレツシヨン・モードのFET
２８及びゼロしきい値のFET２６の直列の組合
せを含むように示されたが、FET２６のゲート
はクロツクされる必要はなく、そして代わりに
VDDに接続され得ることは明らかである。その
上、負荷回路は、前記の性能の利点を実質的に損
なうことなく、通常のデイプレツシヨンFET負
荷で置換され得る。
本発明の前記した好実施例は、スタテイツク
RAMについて示され且つ述べられているが、前
記した性能の利点は、一般に、入出力両方に大き
な容量性負荷が存在するような状況においては、
認識され得る。例えば、本発明によるドライバー
２０は、入力容量性負荷が大きいような状況でオ
フ・チツプ及びブロツク間の大きな容量性負荷を
駆動するのに有利に用いられ得る。
RAMについて示され且つ述べられているが、前
記した性能の利点は、一般に、入出力両方に大き
な容量性負荷が存在するような状況においては、
認識され得る。例えば、本発明によるドライバー
２０は、入力容量性負荷が大きいような状況でオ
フ・チツプ及びブロツク間の大きな容量性負荷を
駆動するのに有利に用いられ得る。
以上、本発明によるドライバー回路が、今まで
達成下可能であつた性能の利点を提供することを
述べた。
達成下可能であつた性能の利点を提供することを
述べた。
第１図は、入力を提供するデコーダとともに本
発明による高性能のFETドライバー回路を示す
概略図である。第２図は、低論理レベルから高論
理レベルへワード・ラインを駆動する第１図の回
路の動作を示す。第３図は、同じ大きさの入力容
量性負荷を有する場合における出力容量性負荷の
関数としてドライバー回路の動作速度特性を特徴
づけるものである。 １０…ワード・デコーダ、２０…ドライバー、
２２…入力端子、２５…負荷回路、２７…スイツ
チされる転送装置、３０…プツシユ・プル出力回
路、４０…インバータ、５０…ワード・ライン、
８０…内部ノード。
発明による高性能のFETドライバー回路を示す
概略図である。第２図は、低論理レベルから高論
理レベルへワード・ラインを駆動する第１図の回
路の動作を示す。第３図は、同じ大きさの入力容
量性負荷を有する場合における出力容量性負荷の
関数としてドライバー回路の動作速度特性を特徴
づけるものである。 １０…ワード・デコーダ、２０…ドライバー、
２２…入力端子、２５…負荷回路、２７…スイツ
チされる転送装置、３０…プツシユ・プル出力回
路、４０…インバータ、５０…ワード・ライン、
８０…内部ノード。
Claims (1)
- １ 入力端子に結合された内部ノードを有し該内
部ノードの信号に応じて出力端子に出力信号を発
生するドライバー回路であつて、上記入力端子と
上記内部ノードとの間に接続されたスイツチされ
る転送手段と、上記内部ノードを第１電源に接続
して上記内部ノードを充電する充電手段と、上記
第１電源と第２電源との間に接続され入力が上記
内部ノードにそして出力が上記転送手段の制御入
力に接続された反転段と、上記第１電源と上記第
２電源との間に接続され第１入力が上記内部ノー
ドに第２入力が上記反転段の出力にそして出力が
上記出力端子に接続されたプツシユ・プル段とを
備え、上記反転段の出力が高レベルのときには上
記転送手段が低インピーダンス状態に、そして上
記反転段の出力が高レベルから低レベルへシフト
するときには上記内部ノードを上記入力端子から
分離するような高インピーダンス状態に上記転送
手段がスイツチされることを特徴とするドライバ
ー回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/254,806 US4491748A (en) | 1981-04-16 | 1981-04-16 | High performance FET driver circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57180232A JPS57180232A (en) | 1982-11-06 |
| JPH0352255B2 true JPH0352255B2 (ja) | 1991-08-09 |
Family
ID=22965658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57038257A Granted JPS57180232A (en) | 1981-04-16 | 1982-03-12 | Driver circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4491748A (ja) |
| EP (1) | EP0063216B1 (ja) |
| JP (1) | JPS57180232A (ja) |
| DE (1) | DE3274696D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59115615A (ja) * | 1982-12-22 | 1984-07-04 | Fujitsu Ltd | 半導体回路 |
| US4599708A (en) * | 1983-12-30 | 1986-07-08 | International Business Machines Corporation | Method and structure for machine data storage with simultaneous write and read |
| US4656367A (en) * | 1985-10-18 | 1987-04-07 | International Business Machines Corporation | Speed up of up-going transition of TTL or DTL circuits under high _capacitive load |
| AU608822B2 (en) * | 1987-06-29 | 1991-04-18 | Digital Equipment Corporation | Bus transmitter having controlled trapezoidal slew rate |
| US4804870A (en) * | 1987-08-07 | 1989-02-14 | Signetics Corporation | Non-inverting, low power, high speed bootstrapped buffer |
| US4806785A (en) * | 1988-02-17 | 1989-02-21 | International Business Machines Corporation | Half current switch with feedback |
| US5030855A (en) * | 1990-05-08 | 1991-07-09 | Integrated Device Technology, Inc. | Current logic transceiver |
| US5187394A (en) * | 1992-01-13 | 1993-02-16 | Motorola, Inc. | Configurable row decoder driver circuit |
| US5477173A (en) * | 1993-07-30 | 1995-12-19 | Santa Barbara Research Center | Ultra low power gain circuit (UGC) |
| US5438283A (en) * | 1994-08-11 | 1995-08-01 | Sun Microsystems, Inc. | Fast static cascode logic gate |
| US5917348A (en) * | 1997-09-02 | 1999-06-29 | Industrial Technology Research Institute--Computer & Communication Research Labs. | CMOS bidirectional buffer for mixed voltage applications |
| US7053681B2 (en) * | 2004-06-09 | 2006-05-30 | Infineon Technologies Ag | Comparator and method for amplifying an input signal |
| US7733135B2 (en) * | 2007-10-31 | 2010-06-08 | Texas Instruments Incorporated | High side boosted gate drive circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3718826A (en) * | 1971-06-17 | 1973-02-27 | Ibm | Fet address decoder |
| US3775693A (en) * | 1971-11-29 | 1973-11-27 | Moskek Co | Mosfet logic inverter for integrated circuits |
| GB1375958A (en) * | 1972-06-29 | 1974-12-04 | Ibm | Pulse circuit |
| JPS51142951A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Boot strap circuit |
| US4065678A (en) * | 1976-07-02 | 1977-12-27 | Motorola, Inc. | Clamped push-pull driver circuit with output feedback |
| US4081699A (en) * | 1976-09-14 | 1978-03-28 | Mos Technology, Inc. | Depletion mode coupling device for a memory line driving circuit |
| US4071783A (en) * | 1976-11-29 | 1978-01-31 | International Business Machines Corporation | Enhancement/depletion mode field effect transistor driver |
| US4135102A (en) * | 1977-07-18 | 1979-01-16 | Mostek Corporation | High performance inverter circuits |
| US4307308A (en) * | 1979-11-19 | 1981-12-22 | Gte Laboratories Incorporated | Digital signal conversion circuit |
| US4381460A (en) * | 1980-05-27 | 1983-04-26 | National Semiconductor Corporation | Bootstrap driver circuit |
-
1981
- 1981-04-16 US US06/254,806 patent/US4491748A/en not_active Expired - Lifetime
-
1982
- 1982-02-17 EP EP82101179A patent/EP0063216B1/en not_active Expired
- 1982-02-17 DE DE8282101179T patent/DE3274696D1/de not_active Expired
- 1982-03-12 JP JP57038257A patent/JPS57180232A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57180232A (en) | 1982-11-06 |
| EP0063216A2 (en) | 1982-10-27 |
| DE3274696D1 (en) | 1987-01-22 |
| US4491748A (en) | 1985-01-01 |
| EP0063216A3 (en) | 1984-05-23 |
| EP0063216B1 (en) | 1986-12-10 |
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