JPH02224016A - データ速度変換回路 - Google Patents
データ速度変換回路Info
- Publication number
- JPH02224016A JPH02224016A JP1044757A JP4475789A JPH02224016A JP H02224016 A JPH02224016 A JP H02224016A JP 1044757 A JP1044757 A JP 1044757A JP 4475789 A JP4475789 A JP 4475789A JP H02224016 A JPH02224016 A JP H02224016A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reset signal
- read
- write
- elastic store
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
エラスティックストアにデータを書き込むときの速度と
読み出すときの速度を変えることによりデータの速度を
変換する回路に関し、 より簡単な構成を有するデータ速度変換回路を実現する
ことを目的とし、 ライトリセット信号を所定時間遅延させるで該ライトリ
セット信号ど同じアドレスをアクセスしないリードリセ
ット信号を生成する遅延回路設け、リードクロツタをＰ
ＬＬ回路がライトリセット信号から生成するか又はその
遅延回路出力から生成するかによって該リードクロック
の立下り時点で該リードリセット信号がリセット状態を
示すよう必要に応じてパルス幅調整回路によりリードリ
セット信号のパルス幅を広げるように構成する９〔産業
上の利用分野〕 本発明は、データ速度変換回路に関し、特にエラスティ
ックストアにデータを書き込むときの速度と読み出すと
きの速度を変えることによりデータの速度を変換する回
路に関するものである。
読み出すときの速度を変えることによりデータの速度を
変換する回路に関し、 より簡単な構成を有するデータ速度変換回路を実現する
ことを目的とし、 ライトリセット信号を所定時間遅延させるで該ライトリ
セット信号ど同じアドレスをアクセスしないリードリセ
ット信号を生成する遅延回路設け、リードクロツタをＰ
ＬＬ回路がライトリセット信号から生成するか又はその
遅延回路出力から生成するかによって該リードクロック
の立下り時点で該リードリセット信号がリセット状態を
示すよう必要に応じてパルス幅調整回路によりリードリ
セット信号のパルス幅を広げるように構成する９〔産業
上の利用分野〕 本発明は、データ速度変換回路に関し、特にエラスティ
ックストアにデータを書き込むときの速度と読み出すと
きの速度を変えることによりデータの速度を変換する回
路に関するものである。
ディジタル通信網に用いられる加入者線終端装置等から
端末に向けて例えば１．５Ｍｂ／ｓの速度で送られて来
たデータを端末側で例えば３ ’８４ ｋｂ／ｓ又は１
９２ｋｂ／ｓの速度のデータに変換してデータ処理を行
う必要がある。
端末に向けて例えば１．５Ｍｂ／ｓの速度で送られて来
たデータを端末側で例えば３ ’８４ ｋｂ／ｓ又は１
９２ｋｂ／ｓの速度のデータに変換してデータ処理を行
う必要がある。
第５図は従来におけるデータ速度変換回路を示したもの
で、１０及び２０はＦＩＦＯメモリ等で構成されるエラ
スティックストア、１１はエラスティックストア１０．
２０に対するライトクロックＷＣＬＫからライトリセッ
ト信号ＷＲ及びライトインヒビット信号ＷＩを生成する
信号生成回路、１２はエラスティックストア１０．２０
に対するリードクロックＷＣＬＫからリードリセット信
号ＲＲ及びリードインヒビット信号ＲＩを生成する信号
生成回路、Ｘ３及び１４は信号の論理反転用インバータ
、そして１５はライトクロックＷＣＬＫに同期したリー
ドクロックＲＣＬ Ｋを発生するＰＬＩ、回路である。
で、１０及び２０はＦＩＦＯメモリ等で構成されるエラ
スティックストア、１１はエラスティックストア１０．
２０に対するライトクロックＷＣＬＫからライトリセッ
ト信号ＷＲ及びライトインヒビット信号ＷＩを生成する
信号生成回路、１２はエラスティックストア１０．２０
に対するリードクロックＷＣＬＫからリードリセット信
号ＲＲ及びリードインヒビット信号ＲＩを生成する信号
生成回路、Ｘ３及び１４は信号の論理反転用インバータ
、そして１５はライトクロックＷＣＬＫに同期したリー
ドクロックＲＣＬ Ｋを発生するＰＬＩ、回路である。
この従来例においては、入力データＤＩをエラスティッ
クストア１０に書き込むため、信号生成回路１１が、入
力データＤＩから抽出されたライトクロックＷＣＬＫに
基づきライトリセット５３号ＷＲを生成しライトインヒ
ビット信号Ｗ＋をオフにしてエラスティックストア１０
に与えると共に、エラスティックストア２０に対しては
インバータ１３によりライトインヒビット信号Ｗｌをオ
ンにして入力データＤＩを書込できないようにしている
。
クストア１０に書き込むため、信号生成回路１１が、入
力データＤＩから抽出されたライトクロックＷＣＬＫに
基づきライトリセット５３号ＷＲを生成しライトインヒ
ビット信号Ｗ＋をオフにしてエラスティックストア１０
に与えると共に、エラスティックストア２０に対しては
インバータ１３によりライトインヒビット信号Ｗｌをオ
ンにして入力データＤＩを書込できないようにしている
。
一方、リードクロックＲＣＬＫは、ライトクロックＷ
ＣＬ Ｋに位相間Ｍ邊−る（周波数は受信側に合わせる
ために異なる）ようにＰ Ｌ Ｌ回路１５からエラステ
ィックストア１０．２０に与えられており、信号生成回
路１２はそのリードクロックＲＣＬＫに基づいてリード
リセット信号ＲＲを生成すると共に、ライトインヒビッ
ト信号ＷＩに基づいてエラスティックストア１０がデー
タの書込を行っているときにはり一ドインヒピット信号
ＲＩがオンとなり、エラスティックストア２０へのり一
ドインヒピット信号Ｒ１をインバータ１４により反転し
てオフとし、０番地から出力データＤＯを読み出すよう
に制御する。
ＣＬ Ｋに位相間Ｍ邊−る（周波数は受信側に合わせる
ために異なる）ようにＰ Ｌ Ｌ回路１５からエラステ
ィックストア１０．２０に与えられており、信号生成回
路１２はそのリードクロックＲＣＬＫに基づいてリード
リセット信号ＲＲを生成すると共に、ライトインヒビッ
ト信号ＷＩに基づいてエラスティックストア１０がデー
タの書込を行っているときにはり一ドインヒピット信号
ＲＩがオンとなり、エラスティックストア２０へのり一
ドインヒピット信号Ｒ１をインバータ１４により反転し
てオフとし、０番地から出力データＤＯを読み出すよう
に制御する。
これらの関係は、エラスティックストア１０．２０の書
込が逆になったときには、続出も逆になるように信号生
成を行い、同じエラスティックストアの同じアドレスを
ライト／リード・アクセスしないようにしている。
込が逆になったときには、続出も逆になるように信号生
成を行い、同じエラスティックストアの同じアドレスを
ライト／リード・アクセスしないようにしている。
〔発明が解決しようとする課題）
しかしながら、このような従来のデータ速度変換回路に
おいては、同一エラスティックストアのライト動作とリ
ード動作のアクセスが衝突しないようにするために２つ
のメモリを用いる必要があると共に、これらライト／リ
ード・リセンＦ・信号及びライト／リード・インヒビッ
ト信号を生成するための回路が必要になるという問題点
があった。
おいては、同一エラスティックストアのライト動作とリ
ード動作のアクセスが衝突しないようにするために２つ
のメモリを用いる必要があると共に、これらライト／リ
ード・リセンＦ・信号及びライト／リード・インヒビッ
ト信号を生成するための回路が必要になるという問題点
があった。
従って、本発明は、より簡単な構成を有するデータ速度
変換回路を実現することを目的とする。
変換回路を実現することを目的とする。
〔課題を解決するための手段〕
上記の！１！題を解決するため、第１の本発明に係るデ
ータ速度変換回路では第１図に原理的に示すように、エ
ラスティックストア１へのライトクロツクから分周した
ライトリセット信号を生成する分周回路２と、該ライト
リセット信号を所定期間遅延させて該ライトリセット信
号と同じ該エラスティックストア１のアドレスをアクセ
スしないリードリセット信号を生成する遅延回路３と、
該リードリセット信号に位相同期した該エラスティック
ストア１のリードクロックを生成するＰＬＬ回路４とを
備えており、該所定時間が該リードクロックの立下り時
点で該リードリセット信号のリセット状態を示すように
選択されている。
ータ速度変換回路では第１図に原理的に示すように、エ
ラスティックストア１へのライトクロツクから分周した
ライトリセット信号を生成する分周回路２と、該ライト
リセット信号を所定期間遅延させて該ライトリセット信
号と同じ該エラスティックストア１のアドレスをアクセ
スしないリードリセット信号を生成する遅延回路３と、
該リードリセット信号に位相同期した該エラスティック
ストア１のリードクロックを生成するＰＬＬ回路４とを
備えており、該所定時間が該リードクロックの立下り時
点で該リードリセット信号のリセット状態を示すように
選択されている。
また、第２の本発明に係るデータ速度変換回路では第２
図に原理的に示すように、ライトリセット信号を調整回
路３で所定時間だけ遅延させてＰＬＬ回路４に与えリー
ドクロックを生成すると共に、その遅延回路３からの出
力信号をパルス幅調整回路５でパルス幅を広げてリード
リセット信号とすることもできる。
図に原理的に示すように、ライトリセット信号を調整回
路３で所定時間だけ遅延させてＰＬＬ回路４に与えリー
ドクロックを生成すると共に、その遅延回路３からの出
力信号をパルス幅調整回路５でパルス幅を広げてリード
リセット信号とすることもできる。
第１図の第１の本発明の動作を第３図のタイムチャート
により説明する。
により説明する。
まず、エラスティックストア１の書込側では、分周回路
２がライトクロックＷＣＬＫからライトリセット信号Ｗ
Ｒを発生してエラスティックストア１に与えると、エラ
スティックストア１ではライトクロックＷＣＬＫの立下
り時点でライトリセット信号ＷＲが“Ｈ″レベルなった
以降において入力データＤＩを取り込んで記憶する。
２がライトクロックＷＣＬＫからライトリセット信号Ｗ
Ｒを発生してエラスティックストア１に与えると、エラ
スティックストア１ではライトクロックＷＣＬＫの立下
り時点でライトリセット信号ＷＲが“Ｈ″レベルなった
以降において入力データＤＩを取り込んで記憶する。
ライトリセット信号ＷＲはそのままＰＬＬ回路４に送ら
れ、ＰＬＬ回路４は位相同期した（周波数は異なる）リ
ードクロックＲＣＬＫを発生してエラスティックストア
１に与える。
れ、ＰＬＬ回路４は位相同期した（周波数は異なる）リ
ードクロックＲＣＬＫを発生してエラスティックストア
１に与える。
また、ライトリセット信号ＷＲは遅延回路３で一定時間
Ｔだけ遅延されてリードリセット信号ＲＲとしてエラス
ティックストア１に与えられる。
Ｔだけ遅延されてリードリセット信号ＲＲとしてエラス
ティックストア１に与えられる。
従って、ライトリセット信号ＷＲとリードリセット信号
ＲＲとはずれて発生し、アクセスの衝突を防いでいる。
ＲＲとはずれて発生し、アクセスの衝突を防いでいる。
尚、遅延時間ＴはリードクロックＲＣＬＫの立下り時に
リードリセット信号ＲＲがリセット状態（”Ｈ”レベル
）を呈しているように選ばれるので、正常なリード動作
を行うことができる。
リードリセット信号ＲＲがリセット状態（”Ｈ”レベル
）を呈しているように選ばれるので、正常なリード動作
を行うことができる。
第４図は第２図に示した第２の本発明の動作を示すタイ
ムチャートで、ここでは、ライトリセット信号ＷＲを遅
延回路３で所定時間りだけ遅延させた信号を用いてＰＬ
Ｌ回路４により位相同期したリードクロックＲＣＬＫを
発生させ、他方、パルス幅調整回路５によりパルス幅を
広げたリードリセット信号ＲＲが発生される。
ムチャートで、ここでは、ライトリセット信号ＷＲを遅
延回路３で所定時間りだけ遅延させた信号を用いてＰＬ
Ｌ回路４により位相同期したリードクロックＲＣＬＫを
発生させ、他方、パルス幅調整回路５によりパルス幅を
広げたリードリセット信号ＲＲが発生される。
従って、ライトアクセスとリードアクセスとは異なった
時点で行われると共にリードリセット信号ＲＲのパルス
幅が広げられていることにより、リードクロックＲＣＬ
Ｋの立下り時点でリードリセット信号ＲＲがリセット状
態（“Ｈ′″レベル）に必ずなっており正常なリード動
作が保障されることとなる。
時点で行われると共にリードリセット信号ＲＲのパルス
幅が広げられていることにより、リードクロックＲＣＬ
Ｋの立下り時点でリードリセット信号ＲＲがリセット状
態（“Ｈ′″レベル）に必ずなっており正常なリード動
作が保障されることとなる。
このようにして、ライト／リード・インヒビット信号を
含む信号生成回路を用いずに１つのエラスティックスト
アによりてデータ速度を変換することができる。
含む信号生成回路を用いずに１つのエラスティックスト
アによりてデータ速度を変換することができる。
第１の本発明に係るデータ速度変換回路の実施例として
、分周回路２はライトクロックＷＣＬＫをクロックとし
て入力しリップリキャリイＲＣ信号をエラスティックス
トア１のライトリセット信号ＷＲとして出力するカウン
タを用いることができ、また遅延回路３としてはｎ段の
シフトレジスタを用いることができる。
、分周回路２はライトクロックＷＣＬＫをクロックとし
て入力しリップリキャリイＲＣ信号をエラスティックス
トア１のライトリセット信号ＷＲとして出力するカウン
タを用いることができ、また遅延回路３としてはｎ段の
シフトレジスタを用いることができる。
第２の本発明に係るデータ速度変換回路の実施例として
、パルス幅調整回路５は単安定マルチパイプレークを用
いてパルス幅、即ちデユーティ比を大きくすることがで
きる。
、パルス幅調整回路５は単安定マルチパイプレークを用
いてパルス幅、即ちデユーティ比を大きくすることがで
きる。
このように、本発明に係るデータ速度変換回路によれば
、ライトリセット信号を所定時間遅延させるで該ライト
リセット信号と同じアドレスをアクセスしないリードリ
セット信号を生成する遅延回路設け、リードクロックを
ＰＬＬ回路がライトリセット信号から生成するか又はそ
の遅延回路出力から生成するかによって該リードクロッ
クの立下り時点で該リードリセット信号がリセット状態
を示すよう必要に応じてパルス幅調整回路によりリード
リセット信号のパルス幅を広げるように構成したので、
エラスティックストアは１個で済み、また特別の信号生
成回路は使用しないで済むこととなり、回路規模を縮小
することができる。
、ライトリセット信号を所定時間遅延させるで該ライト
リセット信号と同じアドレスをアクセスしないリードリ
セット信号を生成する遅延回路設け、リードクロックを
ＰＬＬ回路がライトリセット信号から生成するか又はそ
の遅延回路出力から生成するかによって該リードクロッ
クの立下り時点で該リードリセット信号がリセット状態
を示すよう必要に応じてパルス幅調整回路によりリード
リセット信号のパルス幅を広げるように構成したので、
エラスティックストアは１個で済み、また特別の信号生
成回路は使用しないで済むこととなり、回路規模を縮小
することができる。
第１図において、
１・・・エラスティックストア、
２・・・分周回路、
３・・・遅延回路、
４・・・Ｐ Ｌ １．、回路。
図中、同一符号は同−又は相当部分を示す。
Claims (2)
- （１）エラスティックストア（１）へのライトクロック
から分周したライトリセット信号を生成する分周回路（
２）と、 該ライトリセット信号を所定時間遅延させて該ライトリ
セット信号と同じ該エラスティックストア（１）のアド
レスをアクセスしないリードリセット信号を生成する遅
延回路（３）と、 該ライトリセット信号に位相同期した該エラスティック
ストア（１）のリードクロックを生成するＰＬＬ回路（
４）とを備え、 該所定時間が該リードクロックの立下り時点で該リード
リセット信号のリセット状態を示すように選択されるこ
とを特徴としたデータ速度変換回路。 - （２）エラスティックストア（１）へのライトクロック
から分周したライトリセット信号を生成する分周回路（
２）と、 該ライトリセット信号を所定期間遅延させて該ライトリ
セット信号と同じ該エラスティックストア（１）のアド
レスをアクセスしない信号を生成する遅延回路（３）と
、 該遅延回路（３）の出力信号のパルス幅を広げたリード
リセット信号を生成するパルス幅調整回路（５）と、 該遅延回路（３）の出力信号に位相同期した該エラステ
ィックストア（１）のリードクロックを生成するＰＬＬ
回路（４）と、 を備えたことを特徴とするデータ速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044757A JPH02224016A (ja) | 1989-02-23 | 1989-02-23 | データ速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044757A JPH02224016A (ja) | 1989-02-23 | 1989-02-23 | データ速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224016A true JPH02224016A (ja) | 1990-09-06 |
Family
ID=12700304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1044757A Pending JPH02224016A (ja) | 1989-02-23 | 1989-02-23 | データ速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224016A (ja) |
-
1989
- 1989-02-23 JP JP1044757A patent/JPH02224016A/ja active Pending
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