JPH02224019A - 加減算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、加減算装置に関し、例えばディジタル信号処
理プロセッサに組み込み、音声２画像等のデータを実時
間で処理しうる高速、高精度の積和演算機能を実現する
のに有用である。

音声の合成または分析装置、あるいは通信分野における
モデム（変復調器）、ディジタル・フィルタ、コーデッ
ク（ＣＯＤＥＣ）、エコーキャンセラー等の装置では、
ディジタル化された信号を実時間で処理できる信号処理
プロセッサの応用が検討されている、 この信号処理プロセッサは、プログラム・メモリとデー
タを高速度で処理するための専用の乗算器および加減ｔ
ｓ器を内蔵するＬＳＩとして提供され、プログラムを変
えることにより各種の用途に適合させる。

上記信号処理プロセッザを例えば音声信号のフィルタ処
理に用いた場合、積和演算によって内部の演算データは
１６〜２８ビツトの比較的大きな振幅となる。このため
、乗算器や加減算器の構造を固定小数点データ演算型と
すると、演算データのビット数の増加に伴ないハードウ
ェア規模が指数関数的に大きくなり、ＬＳＩ化が固着と
なる、この問題は、プロセッサの構成を浮動小数点デー
タ演算型とすることによって解決できる。しかしながら
１乗算器と加減算器とをデータバスで接続し、それぞれ
が独立して浮動小数点演算を行なうよう構成された従来
の汎用コンピュータのデータ処理方式をそのまま採用す
るど、信号処理プロセッサの基本動作である積和演算に
時間がかかり、信号の実時間処理が固壁どなる７ 本発明の目的は、１、ＳＩ化に適し、加減算に伴うオー
バーフロー、アンダーフローの防止を可能とした、音声
等のディジタル信号を実時間で高速に処理できる新規な
構成の信号処理プロセッサ等に有用な加減算装置を提供
することにある。

本発明の更に他の目的は、ダイナミックレンジの拡張さ
れたディジタル信号処理プロセッサに有用な加減算装置
を提供する、二とにある７以下１本発明の実施例を図面
を参照して説明する。

第１１図は本発明が適用されたディジタル信号プロにツ
サの全体構成図であり、】−はプログラムを格納するだ
めのメモリ、２は上記プログラムメモリ１の読出しアド
レスを指示するプログラムカウンタ、３は上記プログラ
ムメモリ１に接続された命令レジスタ、４は命令レジス
タ３に読出された命令語からプロセッサを動作させるた
めの各種の制御信号Ｓを発生させる制御回路である。こ
の実施例では、メモリ１に格納される命令語は例えば２
２ビツトからなり、それぞれオペレーションコードとデ
ータ、アドレスまたはアドレス制御情報を含んでいる、
プログラムカウンタ２と命令レジスタは１６ビツトのデ
ータバス（Ｄバス）２０に接続されている。

５．６はデータを格納するためのメモリ、７は汎用レジ
スタを示す。メモリ５，６は一方をランダムアクセス・
メモリ（ＲＡＭ）、他方を読出し専用メモリ（ＲＯＭ）
とすることができる、また、それぞれのメモリは複数個
の小容量のＲＯＭあるいはＲＯＭの複合体であってもよ
い。上記メモリは１６ビツトのデータを記憶し、各デー
タは選択回ｊ３８を介して１６ビツトのＸバス２１ある
いはＹバス２２に読出される。９．１０はそれぞれ上記
データメモリ５，７の下位アドレスを指定するレジスタ
、１．１．．１２は上記メモリの上位アドレスを指定す
るレジスタである。尚、レジスタ１１はＸバス２１に読
出すべきデータの上位アドレスを、またレジスタ１２は
Ｙバス２２に読出すべきデータの上位アドレスまたは汎
用レジスタ７のアトＩノスを与えており、これらの１ノ
ジスタには命令レジスタ３からデータバス２３を介して
アドレス情報が与えられる。

１４はＸバス２１とＹバス２２から与えられる２つのデ
ータの積を算出し、結果１ｐバス２４に出力する浮動小
数点ａπ型の乗算器であり、この乗算器は、後述するよ
うに２つの入力データＸ。

Ｙを保持するためのレジスタを含み、演算されない２つ
のデータＸ、ＹをぞのままＸバス２５．Ｘバス２６に出
力する。

１５は浮動小数点演算型の加減算器であり、上記乗算＠
１４の出力データＸ、Ｙ、Ｐおよびデー・タバス２０，
２７のデ・−・夕り、Ａを入力として演算を行ない、そ
の結果を累算器１６に出力する。

１７は上記累算器１６にラッチされた浮動小数点データ
を２０ビツトのデータバス（Ａバス）２７に出力すると
共に、上記データを１６ビツトのデータに変換してＤバ
ス２０に出力するスイッチ回路、１８は上記乗算器１４
および加減算器】５に接続され、これらの演算結果に関
する状態コードを記憶する状態コードレスレジスタであ
る。

３０はデータバス２０上の１６ビツトのデータを外部端
子Ｄ０〜Ｄｉ５に並列的に出力するための出力レジスタ
、３１は上記外部端子からの１６ビツトデータをデータ
バス２０に並列的に取り込むための入力レジスタである
。また３２は端子５ＩＥＮの入力パルスがパ１′″の期
間中に、端子５ＩＣＫの入力クロックに同期して端子Ｓ
Ｉがらのシリアル入力データを取り込むためのＪ６ビツ
トのシフトレジスタ、３３は端子５ＯＥＮの入力パルス
が“１″の期間中に、端子Ｓ　ＯＣＫの入力クロックに
同期して端子ＳＯにデータを直列的に出力するための１
６ビツトのシフトし／ジスタを示す、これら２つのシフ
トレジスタはそれぞれデータバス２０と１６ビツト並列
接続されている。

３５はプロセッサの動作状態を制御するレジスタ、３６
はリピー・１−命令によりプロセッサに成る命令を繰り
返して実行させる場合、その繰り返し回数がセットされ
るカウンタ、３７はプロセッサの内部状態を示すステー
タス・レジスタを示す。

レジスタ３５．３７の内容はそれぞれデータバス２０、
端子り。−り、を介して外部から書込み、読出しが可能
である。

４０はプロセッサ動作への割込みと入出力動作とを制御
するための制御回路であり、例えば端子５ＩＥＮ、５Ｏ
ＥＮの入力信号立上りでシフトレジスタ３２．３３を動
作可能とし、それぞれの信号の立下りでプログラムに割
り込みをかけ、また、端子ＩＥへの入出力信号の立］ニ
リでレジスタ３０゜３１を起動し、その立下りでプログ
ラムに割り込みをかけるよう動作する。４１は外部の制
御装置（例えばマイクロコンピュータ）からの信号に応
じてプロセッサ動作を制御するブアンクシ玉ン制御回路
であり、例えば端子ＴＸＡＫからＤＭＡ転送モードの受
認信号、端子Ｒ／Ｗから並列入出力データの転送方向を
示す信号、端子Ｃ８からこのプロセッサを外部装置が選
択したことを示す信号、端子Ｔ　Ｅ　Ｓ　Ｔからテスト
動作モードの指定信号、Ｒ８Ｔからリセット信号、端子
ＦＱ＋３から外部装置による動作制御信号をそれぞれ受
は取り、端子ＴｘＲＱから並列データ転送要求信号を出
力する。

端子Ｂｉ’ｔ　　Ｉｌｏはデータを１ビツトずつ入出力
するだめの双方向入出力端子を示す。４２はクロックパ
ルス発生回路であり、端子Ｏ８Ｃを介して外部回路より
基本となるタロツクを受は取り、これに基づきプロセッ
サ動作に必要な各種の内部クロックを発生し、また、端
子５ＹＮＣにプロセッサの内部動作と外部システムの同
期用のクロックを出力する。

次に第２図、第３図２第４図により乗算器１４と加減算
器１５について更に説明する９乗算塁１４には、第２図
に示す如くＸバス２］、。

Ｙバス２２の１６ビツトのデータが入力される。

これらのデータはメモリ５，６．汎用レジスタ７あるい
はデータバス２０から与えられる。第３図（Ａ）に示す
ように、これらのデータは下位４ビツトが指数部、上位
１２ビツトが仮数部があり。

斜線を施して示したそれぞれの部分の最上位ビット、す
なわち２３．２１″′の位置にあるビットがサインビッ
トとなっている。また、小数点は２１ゝと２１４との間
にある。第２図に示す如く、Ｘバス２１とＹバス２２か
ら与えられた指数部データと仮数部データは、それぞれ
１／ジスタ５１，５２゜５３および５４に保持され、レ
ジスタ５１．５２の指数部データは加算回路５５によっ
て加算され４ビツトの出力レジスタ５６を介してＰバス
２４に出力される。一方、レジスタ５３．５４の仮数部
データは、通常の固定小数点演算の場合と同様の回路構
成をもつ乗算回路５７に入力され、乗算結果は上位１．
６ビツトが出力レジスタ５８を介してＰバス２４に出力
される。つまり、乗算器１４の演算出力は、第：３図（
Ｂ）に示す如く、下位４ビツトの指数部と上位１６ビツ
１−・の仮数部とからなる２０ビツトのデータとなって
加減算器１５に入力される。尚、レジスタ５２．５４の
出力はＸバス２５に、また１ノジスタ５１，５３の出力
はＹバス２６に送出され、それぞれ１６ビツトのデータ
として加減算器１５に与えられる。

第４図（Ａ）、（Ｂ）に本発明の実施例である加減算器
１５の構成を示す、第４図（Ａ）に示すように、加減算
器にはバス２０．２４〜２７を介して、データＤ、Ｐ、
Ｘ、Ｙ、Ａが入力され、制御信号Ｓ８で指定された１つ
のデータが選択される。

また、データＡ、Ｘは選択回路６〕に入力され制御信号
Ｓ２で指定された】・っのデータが選択さ九る。ここで
入力データＤ、Ｘ、Ｙはぞれぞわ、第３図（Ａ）に示し
た１６ビツトデータである。後で述べるように、こ九ら
の１６ビツトデータが指定されたとき、選択回路６０．
６１はこれらのデータを第３図（Ｂ）に示した２０ビツ
トデー・夕に変換して出力する構成となっている、この
ビット変換は５人力データＩ）　、　Ｘ　、　ｙが固定
小数点データが浮動小数点データかによって異なり、変
換動作は制御信号Ｓ３によって壇定される。これによっ
て浮動小数点演算型の加減算器で固定小数点表示のムカ
デ・−夕も処理でさ・るようになっている。尚。

制御信号Ｓ１ｇＬｖＳ３・・・・・・・・・Ｓ、はプロ
グラム中の命令語に対応して制御回路４から出力される
。

選択回Ｊ１．６０からの出力γ−夕をβ（指数部βＥ、
仮数部βＨ）、選択回路６】からの出力データをα（指
数部αＥ、仮数部αＭ）とすると、指数部データαεは
選択回路６２を介して比較回路６３に入力され、指数部
データβＥと大小比較される。また、これらの指数部デ
ータαＥ、βトはそれぞハ引算回路６４と選択回路６５
にも入力される。

仮数部データαにはネゲート回路６６を介して選択回路
６７．６８に入力され、仮数部デ・−タβＨは直接選択
回路６７．６８に入力される。ネゲート回路６６は、こ
の実施例の場合、データαとβとの引算を加算器構成の
ＡＬＵ７５により実現するために設けられたものであり
、加算演算の場合にはデータαにはネゲー１へ回路を素
通りする。上記選択回路６５．６７．６８は、それぞれ
比較回路６３の出力信号番Ｊ応じて２つの入力のうちの
一方を選択する。選択回踏６５のｊＪ４力はラッチ回路
７１に１、選択回路６７の出力はシフト回路６９髪介し
てラッチ回Ｊ！３７２に２また選択回路６８の出力はラ
ッチ回路７３にそれぞれタイミング信号Ｃでラッチされ
る。引算回路６４も上記比較回路６３の出力によって制
御され２、比較結果に応じて入力αＥ、βＢの大きい方
から小さい方を引算するよう動作する。シフト回路６９
は５選択回路７０を介して得られる上記引算回路６４の
出力に応じたピット数だけ５人力データを右方向にシフ
ト動作する。このシフト回路６９の動作は１選択回路７
０に入力されるもう一つのデータＥによっても制御でき
、シフトピッ１−数の選択は制御信号Ｓ７によって行な
わ九る。

ラッチ回路７２，７３の出力ｅＡ、　ｅＢは、第４＠（
Ｂ）に示すように５制御信号Ｓ　ａ　ＴＦ　ｔｈ作する
固定小数点演算型の加算器（Ａ　Ｉ、　Ｕ）　７５に入
力され、加算結果ＵＭは左方向シフｉ・回路７６にＪｊ
。

えられる、一方、ラッチ回路７１の出力Ｙは定数加算回
路７７と、引算回路７８の一方の入力端子に入力される
８７９は加算器７５の出力ＵＭを判定する零検出回路で
あり　補数表示で１１えられる加算器の出力ＵＩ＋の最
」ユイηに、あるザインビットに続いた゛′Ｏパビッ［
−の連続個数をカウントする。

ＵＮが負数の場合ｊ、＝は、」−、記ザインビット（、
：続く＃　Ｉ　Ｈビットの連続個＠をカウント−する。

上記写検出回路７９の出力Ｏ８は、デー・夕の正規イヒ
およびオーバフロ一対策のため設けられた出力補正回路
８０を、介してシフト＠路７Ｇに与えられ、このシフト
［「ｊ路しＪよろデータのシフトビット数を決定する。

ま？、＝ｆ記零検出回路゛７９の出′ｉＪＯ，１ｅｔ１
、引算回路７８の他方の人力喘−了Ｌ゛−も入力され、
ごの引算回路　出力　・ｔ′ｊ、出ｔｌＲｕ　　　路８
０を介して累積器１Ｇの１ｉ）数部１６）、ｂＪ−人力
さぶ１ろ、上記累秋器１６の仮数部ｉ６Ｍには、出力補
正（！＃１路８０１″おいて補正さお５六上記シフト回
路７６からの出力データＬＨ’　が人力；ド九る、 出力補正回路８０は、加算器７５から出力されるオーバ
・−フロー検出信号ＯＶ　Ｆと引算回路７８から出力さ
れるアンダフロ・〜検出信号ｔＪ　Ｎ　Ｆとに応じ−〔
零検出回路７９の出力０．と定数加算回路７７のＩＢＢ
Ｏ２とのいずれかを選択する選択回路８１と、プログラ
ムによる制御信号Ｓ９に応じて上記選択回路８］−の出
力とプログラムで９．えられたデ・−タエ？とのいずれ
かをシフト回路７６にシフトビット数指示信号０として
与える選択回路８２と、オ・−バーフロー信号ＯＶＦが
６′１”のときり算回路出力ＴＪＥに１を加算し、この
加算結果Ｌ　Ｅ　Ｌ’−もオーバーフローを生じたとき
信号ＥＯＶＦを出力するインクリメ゛／１・回路８３と
、■−毘己インクリメント回路８３ど累算器１６の指数
部１６Ｘとの間に挿入。された指数部補■−回路８５と
、シフト回路７Ｇと１−記累数邪１６の仮数部１６Ｍど
の間］１．二挿入された仮数部補正回路８７と、上記２
つの補正回路Ｊ３５．８７の動作を信号Ｕ　Ｎ　Ｆ　！
；よびＥ　ＯＶ　Ｆ’に応じて制御する制御回路８９か
らなっている。

以上の構成からなる加減算器１５は次のように動作する
。

第４図（Ａ）に示した２゛つの入力選択回路６１゜６０
の子れぞわの出力α、βは浮動小数点表示のデータであ
り、その値は次式で表わされる。

β＝βに・　２ 今、αＥ〉βＥの関係にある２つのデータα、βの加算
演算を行なう場合を仮定すると、加算結果Ｚは。

で与えられる。

比較回路６３はαＥとβＥの大小を比較し１選択回路６
５には大きい方の指数部データαＥを選択させ、選択回
路６７には、小さい方の指数部βＥと対応する仮数部デ
ータβＨを選択させ、選択回路６８には大きい方の指数
部ａＨと対応する仮数部データα阿を選択させ、引算回
路６４には大きい方の指数αＥから小さい方の指数β［
髪引くよう制御信号を与える９加算演算の実行中は５選
択回路７０は引算回路６４からの出力（αε−βＥ）を
選択しており、シフト回路６９は選択回路６７の出力β
Ｎを（αＥ−β已）ビットだけ右方向（下位ビット方向
）にシフトするよう動作する。この結す、ｅ＾十６Ｂの
演算を行なった加算器７５の出力ＵＮは第（１）式の仮
数部を表わす。従って、この段階での演算値Ｚは次式で
示される。

γ Ｚ＝ＵＭ・　２ ・・・（３） 零検出回路７９と左方向シフト回路７６は、加算器出力
ＵＮをその絶対値が最大となるように正規化するための
ものである。第５図（Ａ）に示す如く、零検出回路７９
によってデータＵＨのサインビットに続く（小数点以下
の）連続するｉｔ　ＯＮの個数０１を検出し、シフト回
路７６でデータＵＮをθ１ビットだけ左側（最上位ビッ
ト側）にシフトすわば、絶対値が最大の仮数部デ・−タ
ＬＭが得らハる。ＵＮが負数の場合には、第５図（Ｂ）
の如く、連続するｔｔ　１　ｒｅの個数だけシフトすれ
ばよい。この場合指数部データＹについては、引算回路
７８によって（γ−θｉ）の演算を行ない。

その出力Ｕｅを正規化された指数値とする。データＵＭ
にオーバーフローが生じていなければ、インクリメント
回路８３の出力Ｌｇは正規化された上記指数値ＴＪ、に
等しくなり、正規化の処理は次式で表わすことができる
。

指数部のγの大きさを４ビツトとすると、２の補数表示
によってγが表わ１．得る値は〔＋７くγ之−８〕の範
囲に制限される。従ってＥ記仮数部データの正規化の際
、零検出回路の検出値０１だけ完全にデータＵＭを左方
向にシフトシようとすると、指■部側の（γ−θ１）の
値が−８よりも小さくなり、引算回路にアンダーフロー
を生ずる場合がある。このとき、（γ−０１）の演算を
行なう引算回ｗ！７８からは、データのアンダーフロ・
−を示す信号（ボローイご号）ＵＮＦが発生される。

第４図（Ｂ）の回路では、上記信号ＩＪ　Ｎ　Ｆが発生
したとき、選択回路８１が入力０□に代えて定数加算回
路７７の出力０２を選択し、上記定数加算回路７７が指
数部のデータγに定数「８」を加えた値をデータθ２と
して出力するようにしである。

このよう１１′：すれば、例えばγの値が「−５」のと
きθ２の値は「３　Ｊとなるから、仮数部デー・りＵＮ
のシフミービット数は３ビツトに制限さ扛、指数部の正
規化後の値が最小値「−８」に留まる。

信号ＵＮＦが生じたとき指数部を「−８」にする操作は
、後で第９図で説明する指数部補正回路８５によって行
なわれる。

加算器７５の演算結果ＵＨに、第６図（Ａ）。

（Ｂ）に示す如くオーバーフローを生じた場合、キャリ
・−出力にデータの真の符号が表われ、ジインビットの
位置に数値の最上位のビットが現わＪｌ、。

ている。従ってこの場合には、オーバーフロー検出信号
○ＶＦによって１選択回路８１と零検出回路７９の動作
を停止させ、シフト回路７６に１ビット右シフト動作を
させ、インクリメント回路８３にＵＥ（＝γ）＋１の動
作をさせ、データＺを次式のように操作すればよい。

上記の操作を行なうシフト回路７６の１例を第７図に示
す。この回路は、シフトビット数指示データθの各ビッ
トθ、〜θ。に対応した８ビツトのシフタ７６１．４ビ
ツトのシフタ７６２．２ビツトのシフト７６３および１
ピッＩ−のシフタ７６４からなり、各シフタのそれぞれ
の信号ラインのスイッチＳＷ、〜５Ｗｌｌは、対応する
制御ビット０３〜θ。がｕ　１　ｕのとき下位ビット側
の接点に接続される。また、１−ビットシフタ７６４の
各スイッチＳＷｏは、オーバーフロー検出信号ＯＶＦが
“１”のとき上位ビット側の接点に接続され、サインビ
ットの出力１ｌＡＬ　ｚ　ｓがキャリー信号入力端子７
６５と接続されて、上述したデータの１ビット右シフト
動作を実現する。

第４図の回路で、加算器７５のオーバーフロー検出信号
ＯＶＦが“１″となったとき、インクリメント回路８３
による（γ＋１）の演算結果にもオーバーフローが生ず
る場合がある。この場合には、演算結果２　（＝α＋β
）にオーバーフローを生じたことを意味し、このまま積
和演算を続行すれば、累算器１６に得られる出力データ
の絶対値は第８図（Ａ）の如く変化し、全く無意味な値
となる。

制御回路８９と補正回路８５．８７は、演算結果２に上
記オーバーフローが生じたとき、第８図（Ｂ）に示すよ
うに出力データの絶対値を正あるいは負の最大値に固定
するよう動作する回路であり、その具体的な構成例を第
９図に示す。

第９図において、指数部補正回路８５は、入力ビットＬ
０〜Ｌ１に対応した２人力ＡＮＤゲート８５０〜８５３
と２人力ＯＲゲート８６０〜８６３からなり、各ビット
信号はこれらのゲートを介して累算器１６Ｘ側に出力さ
れる。指数部データのサインビットＬ、が入力される ＡＮＤゲート８５３の他方の入力端子には、インクリメ
ント回路８３から出力されるオーバーフロー検出信号Ｅ
ＯＶＦの反転信号が入力され、ＯＲゲート８６３の他方
の入力端子には引算回路７８からのアンダーフロー検出
信号ＵＮＦが入力されている。また、データピッ１−ｒ
＝、〜Ｌ２の入力されるＡＮＤゲー１−８５０〜８５２
のそれぞれの他方の入力端子には信号ｔ、Ｊ　Ｎ　Ｆの
反転信号が入力され、ＯＲゲート８６０〜８６２の他方
の入力端子には信号Ｅ　ＯＶ　Ｆが入力されている。信
号ＥＯＶＦとＵＮＦとは同時に“１″にはなり得ないた
め、指数部補正回路８５の出力は、信号ＥＯＶＦが“１
″のとき（０１１１）　＝＋７となって指数部を最大値
にする。また、信号Ｕ　Ｎ　Ｉ”が１”のときは（１，
ｏｏｏ）＝−８とり、前述のθ＝０２のときの指数値を
満足する。

一方、仮数部補正回路８７は、サインビットＬＬ、をそ
のまま出力し、データピッ１−Ｌ４〜Ｌ０．。

をそれぞれ２人力ＯＲゲート８７コ〜８７Ｎ、２人力Ａ
ＮＤゲート８８１〜８８Ｎを介して出力するようになっ
ている。各ＯＲアゲ−への他方の入力には制御回路８９
のＡＮＤゲート８９１の出力が与えられ、各Ａ、　Ｎ　
Ｄゲートの他方の入力端子には制御回路８９のＮＡＮＤ
ゲート８９２の出力が与えられている。信号ＥＯＶＦが
′１″のとき、仮数部データが正の値、すなわちサイン
ビットＬｉｓが０″′ならばＡＮＤゲー１−８９１とＮ
ＡＮＤゲート８９２の出力が共に１１１１＋となり補正
回路８７の出力は正の最大値（０１１１・・・・・・・
・・１１．〕となる。また、サインビットＩ４１．が１
′″ならば。

ＮＡＮＤゲート８９２の出力が“０″となるため、補正
回路８７の出力は負の最大値（１−０００・・・・・０
０）となる、信号ＥＯＶＦがＩｔ　Ｏ′１のとき、これ
らの補正回路８５．８７は入力データＬＥ、　Ｌ）１を
そのままデータＬＥ／、ＬＭｌ　として出力する。

これらの出力データ１．ＥＩ　、　ｒ、、７は累算器１
６゜スイッチ回路１７を介してＡバス２７に出力され、
加減算器１５の選択回路６１に帰還される。

以上の動作説明から、本発明の適用されたディジタル信
号処理プロセッサでは、乗算器１４と加減算器１５がそ
れぞれ浮動小数点演算できることが判る。ここで、Ｘバ
ス２１またはＹバス２２から乗算器１４へのデータ入力
および乗算器１４またはＡバス２７から加減算器（ＡＬ
Ｕ）１５へのデータ入力は、入力データのビット数と受
取り側口路のデータピッ１〜数が一致しているため、第
１０図（Ａ）、（Ｂ）に示す如く、データ間でのビット
位置の変更はない。

しかしながら、Ｘバス２５．Ｙバス２６．Ｄバス２０か
らの１６ビツトデータを加減算器１５に取り込む場合に
は、仮数部データのビット数が合わないため、加減算器
の入力選択回路６０．６１において第１０図（Ｃ）に示
す如く、仮数部入力データＭの下位に４ビツトにｆ（Ｏ
１１を追加する操作を必要とする。また、累算器（ＡＣ
Ｃ）１６に得られた２０ビツトの加減算器出力を１６ビ
ツトのＤバス２０に出力する際には、スイッチ回路１−
７において第１０図（Ｄ）に示す如く、仮数部Ｍの下位
４ビツトのデータを捨て、指数部４ビツト。

仮数部１２ビツトのデータに変換する操作を必要とする
。

本発明の適用されたディジタル信号処理プロセッサでは
上述したデータの変換動作を行なう入力選択回路６０．
６１および出力スイッチ回路１７を更に工夫し、プログ
ラムの指定によりプロセッサが固定小数点演算も実行で
きるようにしている。

固定小数点データｘ、ｙの乗算は乗算器１４内の仮数部
データ乗算回路５７において行なわれる。

この場合は第１１図（Ａ）に示す如く、１６ビツトの入
力データＸ、Ｙのうち仮数部入力レジスタ５３．５４に
入る上位１２ビツトが有効データとして扱われる。一方
、固定小数点データの加減算の際には、プログラムでの
指定により加減算器１５内のシフト回１６９，７６のシ
フト動作を停止させ、この状態で得られた仮数部の演算
結果を利用する。シフト回路６９の動作停止は、固定小
数点データの演算命令が第４図（Ａ）のデータ線Ｅに数
値「０」のデータを与え、選択回路７０が上記データ線
Ｅからの入力を選択するように制御信号Ｓ７を発生する
ようにすればよい。シフト回路７６の動作停止は、第４
図（Ｂ　）のデータ線Ｆに数値「Ｏ」のデータを４ｊえ
、選択回路８２が上記データ線Ｆからの入力を選択する
よう制御信号Ｓｇを発生するようにすればよい。

Ｊ：記固定小数点データの加減算において、乗算器１〜
４またはＡバスから加減算Ｍｉｉ　５へのデータ入力は
、第１１図（Ｂ）に示す如く、仮数部の１６ビツトのデ
ータを浮動小数点演算の場合と同様に送り込めばよい。

Ｘバス、Ｙバス、Ｄバスからのデータ入力は、第１１図
（Ｃ）の如く、全ビットを仮数部に入れ、累算器（ＡＣ
Ｃ）に得られた仮数部データは、第１１６図ＣＤ）に示
す如く、全ビットをＤバス２０に出力される。

第１２図は上述したビット変換機能を備えた加減算器の
人力選択回路６０の具体例を示す。この回路図で、Ｐ、
〜Ｐ□、、Ｙ、〜Ｙ、、、　Ｄ、〜Ｄ１．はそれぞれＰ
バス２４．Ｙバス２６．Ｄバス２０からの入力データの
各ビットを示し、これらのうち、データＰの指数部Ｐ。

〜Ｐ、はスイッチ６０１に入力され、スイッチ６０１の
４つの出方端子はスイッチ６０３の端子Ｃ７−ｃ３に接
続される。デ〜りＹ、Ｄの各ビットとデータＰの仮数部
のビットＰ４〜Ｐ、はスイッチ６０２に入力され、スイ
ッチ６０２の上位１２ビツトの出力端子はデータβの上
位ビットの出力線β□〜β、９に接続され、下位４ビツ
トの出力端子はスイッチ６０３の端子Ｃ４〜Ｃ７および
スイッチ６０１の他方の入力端子に接続されている。ス
イッチ６０３はデータβの下位ビットの出力線β。〜β
３に接続される８個の出力端子と、状態／１０１＋を与
える４個の端子６０４を備えている。６０５はプログラ
ムの命令語に応じて制御回路４から与えられる制御信号
Ｓ１．　Ｓ、に基づいて、スイッチ６０１，６０２゜６
０３（７）即動信号６０Ａ、６０Ｂ、６０Ｃを発生する
論理回路である。

制御信号Ｓ工で選択すべきデータが指示されると、信号
６０Ａ、６０Ｂによッテスイッチ６ｏ１゜６０２が動作
し、データＰ、Ｙ、Ｄのいずれかが、選択される。この
とき５制御信号Ｓ３が浮動小数点演算を指示していれば
、スイッチ６０３は、出力線β。〜β、を端子Ｃ，〜Ｃ
３に、出力線β、〜β７を端子Ｃ４〜Ｃ７（入力データ
Ｐが選択されている場合）または端子６０４（入力デー
タＹまたはＤが選択されている場合）に接続するよう動
作する９もし制御信号Ｓ、が固定小数点演算を指示して
いれば、入力データに関係なく出力線β。〜β３が端子
６０４に、β、〜β７が端子Ｃ４〜Ｃ７に接続される。

第１３図はもう１一つの入力選択回路６１の具体的な回
路構成を示す。この回路は、入力がＡバスとＸパスの２
種類となっている点を除いて第１２図と同様であり、説
明は省略する。

第１４図は、累算器１６に接続されるスイッチ回路１７
の具体的な回路構成を示す。この回路において、累算器
からの２０ビツトの出力Ｇ。〜Ｇ１．はスイッチ１７】
の入力端子に入力される。

スイッチ１７１は、データバス２ｏの各信号線り、−Ｄ
□、と接続された１６個の出力端子を有し、入力端子と
出力端子との接続は論理回路１−７２の出力信号１７Ａ
、１７Ｂで制御される。プログラムの命令による制御信
号Ｓ、が浮動小数点演算を示す場合、スイッチ１７１は
信号１７Ｂに制御されて出力側の下位４ビツトの信号線
り。−Ｄ、を入力信号線Ｇ。−Ｇ、と接続し、固定小数
点演算の場合にはＤ０〜Ｄ３を６４〜Ｇ７に接続する。

４８号１７Ａはデータバス２０への上位ビットデータの
出力を制御する。

本発明の適用された信号処理プロセッサによ九ば、上述
した固定小数点データあるいは浮動小数点データの演算
を行なえるだけでなく、浮動小数点形式で得られた演算
結果をプログラムの命令により固定小数点形式のデータ
に変換したり、その逆に固定小数点形式で与えられたデ
ータを浮動小数点形式のデータに変換して演算を行なう
こともできる。この機能は、信号処理プロセッサがデー
タバス２０と入出力インタフェース３０〜３３を介して
外部装置とデータをやりとりする際に極めて好都合であ
る。何如なら、信号処理プロセッサと接続される外部装
置の多くは固定小数点表示形式でデータを扱っており、
もし上記信号処理プロセッサの浮動小数点演算結果がそ
のまま出力されるとすれば、プロセッサの外部にデータ
形式を変換するための特殊な装置を必要とすることにな
るからである。

浮動小数点表示から固定小数点表示への変換（以下、ｒ
”ＬＦＸと言う）は次のようにして行なわれる。

先ず、累算器１６に得られる浮動小数点表示のデータを 語を実行したとき、選択回路８が上記メモリから読出さ
れたデータｙ、をＹバス２２に出力し、選択回路６０が
上記Ｙパスからの入力を選択し、選択回路６１がＡバス
２７からの入力を選択し５選択回路８２が入力データＦ
　（＝　ｒｏ」）を選択し、出力スイッチ１７が入力信
号６４〜・Ｇ、９をデータバス２０に接続動作するよう
、各種制御信号を発生させる。

このようにしておくと、ＦＬＦＸの命令を実行した時２
つの浮動小数点データＡとｙｉとの間で演算が行なわれ
、累算器１６には、 Ａ＝αＨ・　２ をデータメモリ５あるいは６の特定のアドレスに格納し
ておく。このアドレスはＦＬＦＸの命令語のアドレス部
と対応させておく。また、この命令数部の基準値として
正規化してあり、データバスり扱うことができる。

通常、内部演算結果Ａに対してβＥの最適値を正確に知
ることはできないので、βＥの値は若干大きめに選んで
おく方がよい。しかし、βＥの値をあまり大きくすると
、固定小数データの精度が低くなることに注意する必要
がある。上記Ｆ　Ｌ　Ｆ　Ｘの実行の際、予めメモリに
格納された変換用データｙ、の指数部βＥよりも演算結
果Ｚの指数部αＥの方が大きくなった場合は、式（６）
の仮数部オーバーフローを生ずる。この場合、前述した
出力補正回路８０の動作によって、固定小数点データの
絶対値を正あるいは負の最大値に固定させることができ
る。

一方、外部から与えられた固定小数点表示のデータを内
部で浮動小数点表示のデータに変換する動作は次のよう
にして行なえる。先ず、入力レジスタ３１に入力された
固定小数点データ奈累算器１６に転送する命令を実行す
る。この命令では、データバス２０を介して選択回路６
ｏにケ。えられた１６ビツトの固定小数点表示データＤ
を、上記選択回路６０の動作により仮数部βＨにビット
位置変換し、選択回路６７、シフト回路６９．ラッチ回
路７２．加算器７５．シフト回路７６、補正回路８７を
介して累算器１６の仮数部１．６Ｍに入力させる。この
場合、シフト回路６９，７６、加算器７５はそれぞれ入
力データを素通りさせるよう制御される。

次に固定小数点表示から浮動小数点表示に変換（以下、
ＦＸＦＬと言う）する命令を実行する。

この命令実行時には１選択回路６１はＡバス２７から与
えられる累算器出力、すなわち上記した固定小数点デー
タＡを出力αＨ２αＥとして選択する。

また１選択回路６０は、ＦＸＦＬ命令のアドレス部で指
定されて、メモリ５あるいは６からＸバス２６に読出さ
れる変換用データｙ２を出力βＨ１βＥとして選択する
。この変換用データｙ２は、例えば仮数部βにが零であ
り指数部βＥが値〔千７〜−８〕の範囲から選定されて
成る基準値を持っている。他の命令実行時と異なり、Ｆ
　Ｘ、　Ｆ　Ｌ命令実行時には選択回路６２が入力βＥ
を選択するよう制御信号Ｓ４を発生させ、比較回路６３
の２つの入力を共にβＥとする。この場合板数部の選択
回路６７は入力α阿を、選択回路６８は入力βＨをぞれ
ぞれ選択するようにし、指数部の選択回路６５には入力
βεを選択させる。また、制御信号Ｓ７により選択回路
７０に入力データＥ＝　ｒＯＪを選択させ、右方向のシ
フト回路６９のデータシフト動作を抑える。

上記制御動作により、ラッチ回路７１，７２゜７３の出
力はγ＝βＥ＋　ｅ　Ａ＝　（Ｉ　Ｈ２ＣＢ＝　Ｏとな
る。

データｅ＾とｅＢは加算器７５に入力されその加算結果
Ｕｓ（＝αＭ）は零検出回路７９と左方向のシフト回路
７６の動作のもとに小数点位置が０１ビツト移動し、結
果として で表されるデータが累算器１６に得られる。この式は、
固定小数点表示のデータＡ；α阿が指数βＥを基準に正
規化され２浮ａ小数点表示されたことを意味しでいる。

従−て、命令ＦＸ！′ｌ″Ｌで累算器１Ｇに得られた上
記データを用いれば、以後の演算を浮動小数点形式で行
なうことができる。

尚、この実施例では入力レジスタ３］のデータ談−旦累
算器１６にセットした後、ＦＸＦＬ命令を実行したが、
固定小数点の入力データと変換用データｙよをＸバス２
５とＤバス２０を利用して加減算器】−５に入力するこ
とにより、１つの命令で浮動小数点表示へのデータ変換
を行なえるよう設計することもできる。

本発明の適用されたディジタル信号処理プロセッサは上
述したように固定小数点、浮動小数点の画形式のデータ
を取扱え、しがも本発明により浮動により浮動小数点表
示データの正規化の際に指数部にアンダフローを生じた
時、指数値を最小値に固定した正規化操作が行なえるた
め、内部演算データの数値が大きい場合には浮動小数点
演算形式、小さい場合は固定小数点演算形式に自動的に
演算方式を切り換えることができ、極めて広いダイナミ
ックレンジを得ることができる。

すなわち、実施例装置の如く加減算器の内部デ−夕が仮
数部１６ビツト・、指数部４ビツトからなる場合、２つ
の補数表示で指数部γ［＋７−−８）の範囲の数値を取
り扱える。全ての演算を浮動小数点形式で処理すると、
ダイナミックレンジは第１Ｓ図に斜線を施こして示した
２−Ｌ〜２７となり。

これはビット数に換算すると１５ビツト分に相当する０
本発明によれば、演算データの仮数部に対する正規化ビ
ット数θが（γ−０）＜−８の範囲にあるとき、正規化
後の指数Ｌｃを−８に固定することによって、固定小数
点演算に切換れるようになっている。このため、第１５
図に示す如く、ダイナミックレンジは全体で３１ビツト
となり、固定、浮動の一方のみを用いる場合に比較して
取り扱える数値の範囲が著しく広がる。

ディジタル信号処理プロセッサの実際の応用においては
、例えば次式で示す如く、ｍ回の積和演算を繰り返して
実行する場合が多い。

Ｔ＝　Σ　　ａ　ｉ　Ｘｂ　ｉ　　　　　　　　　・”
（８）ｌ 二のような演算の場合、本発明の適用されたプロセッサ
によれば５乗算と加減算動作を並列的に進行させるパイ
プライン制御によって、データ処理効率を向上させ、変
速度での演算が可能となる。

第１６図は並列動作の１例を示すタイムチャートであり
命令サイクル２０１で先行フェッチされた命令Ａにより
２次のサイクル２０２でデータメモリからデータを読出
し、乗算器により演算を行なう。命令サイクル２０３で
は乗算結果と累算器のデータ（Ａバス出力）との加減算
が実行され、演算結果はサイクル２０４で累算器に出力
される。

これら、４つのステップの動作は１ステツプずつずれて
各命令サイクルで繰り返され、所定回数ｍの積和演算が
完了したとき、命令Ｆにより演算結果Ｔがデータバス２
０に出力され、データメモリ５あるいは外部回路に送ら
れる。

上記パイプライン制御によるプロセッサの並列動作は乗
算器１４と加減算器１５とを並列的に接続したこと乗算
と加減算の各動作所要時間がバランスする位置にデータ
を１時的に保持するレジスタ（第４図ではラッチ回路７
１＝７２がこれに相当する）を配置したことにより可能
となっている。

第１７図は上記ディジタル信号処理プロセッサの応用例
を示す。ここでは、プロセッサ１００をＡ／Ｄ変換器３
００とＤ／Ａ変換器３０１を介してアナログ回線に接続
し、ディジタルフィルタとして機能させる場合を示して
いる。

第１８図は、ディジタル信号処理プロセッサ１、　ＯＯ
を他のデータ処理装置１０１．例えば（株）日立製作所
のマイクロコンピュータＭＣ８６８００と組み合せ、端
子り。〜Ｄ７を介してデータの受授を行ない、データの
処理を２つの装置で分担できるようにしたシステム構成
を示す。このシステム構成は信号処理プロセッサ〕００
を通信回線のモデム、あるいはエコーキャンセラー等に
適用する場合に適している。

【図面の簡単な説明】

第１図は本発明の適用されたディジタル信号処理プロセ
ッサの全体構成の１＠を示すブロック図。 第２図は乗算器１４の詳細な構成を示す図、第３図（Ａ
）、（Ｂ）はそれぞれ入力データと加減算器１５の内部
演算データのピッｌ−形式を説明するための図、第４図
（Ａ）と（Ｂ）は本発明の実施例の加減算器１５の詳細
な構成を示す図、第５図（Ａ）、（Ｂ）および第６図（
Ａ）、（Ｂ）はシフト回路７６の動作を説明するための
図、第７図はシフト回路７Ｇの１実施例を示す回路図、
第８図（Ａ）、（Ｂ）はデータオーバフローについての
説明図、第９図は出力補正回路の１部要素８５゜８７．
８９の具体的な回路構成を示す図、第１０図（Ａ）−（
Ｄ）は上記信号処理プロセッサ各部における浮動小数点
データの変化の様子を示す図５第１１図（Ａ）〜（Ｄ）
は固定小数点データの変化の様子を示す図、第１２図は
入力選択回路６０の具体的な回路構成を示す図、第１３
図は入力選択回路６１の具体的な回路構成を示す図、第
１４図は出力スイッチ回路】７の具体的な回路構成を示
す図、第１５図は本発明の適用されたディジタル信号処
理プロセッサのダイナミックＬ・ンジを示す図、第１（
−用ｇＬｔｈ記プロセッサの動作の特ｆｆＪｓ説明する
ためのタイムチャート、 第１７図および 第１８図はそれぞれ上記信号処理プロセッサの代表的な
使用形態をを示す図である。 竿 回 竿 図 ＋１・＋７，４゜ 第４図（Ａ） 第　４　図　（Ｂ） 第 図 十）［」シ１セ丁）■Ｚ「四トローーーＪ丁・２す（５
へ′） 口■囚］Ｈ［−日［−ｚ、、、。 ロｎロ■］刀閾−Ｎ５−Ｐ／１ 半 図 ＋） 口四可正−一一、ｅ・ （β〕 口■刀■可可可−ロロ〜ｅ・ 十）罰丁アレ■互Ｉ’ｌ［ロー−〜−レＴローＩＢ第ｇ
図 オ量オ旧智、ｆ、炸ソ１ｊ５Ｌし１（父第 回 Ｚ＝ｎ２’ Ｍ、２Ｅ −一一傘タイプミッ７レンン

Claims (1)

1. 【特許請求の範囲】 １、２つの浮動小数点データの加算または減算を行なう
   加減算装置であって、 上記加減算装置は、上記２つの浮動小数点データの指数
   部の値の差に応答して２つのデータのうちの一方の仮数
   部をビットシフトした後に加減算を行なう手段、および
   上記加減算の結果を正規化する手段を有し、 上記正規化する手段は、上記結果の指数部の値が所定の
   範囲内となるように上記加減算の結果の仮数部のシフト
   量を制限する手段を有することを特徴とする加減算装置
   。