JPH02224020A - 加減算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、加減算装置に関し、例えばディジタル信号処
理プロセッサに組み込み、音声１画像等のデータを実時
間で処理しうる高速、高精度の積和演算機能を実現する
のに有用である。

音声の合成または分析袋打、あるいは通信分野における
モデム（変復調器）、ディジタル・フィルタ、コーデッ
ク（ＣＯＤＥＣ）、エコーキャンセラー等の装置では、
ディジタル化された信号を実時間で処理できる信号処理
プロセッサの応用が検討されている。

この信号処理プロセッサは、プログラム・メモリとデー
タを高速度で処理するための専用の乗算器および加減算
器を内蔵するＬＳＩとして提供され、プログラムを変え
ることにより各種の用途に適合させる。

上記信号処理プロセッサを例えば音声信号のフィルタ処
理に用いた場合、積和演算によって内部の演算データは
１６〜２８ビツトの比較的大きな振幅となる。このため
、乗算器や加減算器の構造を固定小数点ｆ−タ演算型と
すると、演算データのビット数の増加に伴ないハードウ
ェア規模が指数関数的に大きくなり、ＬＳＩ化が困難と
なる。

この問題は、プロ七°ツサの構成を浮動ｉＪＸ数点デー
タ演算型とすることによって解決できる。しかしながら
、乗算器と加減算器とをデータバスで接続し、それぞれ
が独立して浮動小数点演算を行なうよう構成された従来
の汎用コンピュータのデータ処理方式をそのまま採用す
ると、信号処理プロセッサの基本動作である積和演算に
時間がかかり、信号の実時間処理が困難となる。

本発明の目的は、Ｌ　Ｓ　Ｉ化に適し、加減算されるデ
ータが浮動小数点であるか、固定小数であるかを意識す
ることなく使用でき、ディジタル信号を実時間で高速に
処理できる新規な構成の信号処理プロセッサ等に有用な
加減算装置を提供することにある。

以下１本発明の実施例を図面を参照して説明する。

第１図は本発明が適用されたディジタル信号プロセッサ
の全体構成図であり、１はプログラムを格納するための
メモリ、２は上記プログラムメモリ１の読出しアドレス
を指示するプログラムカウンタ、３は上記プログラムメ
モリ】、に接続された命令レジスタ、４は命令レジスタ
３に読出された命令語からプロセッサを動作させるため
の各種の制御信号Ｓを発生させる制御回路である。この
実施例では、メモリ１に格納される命令語は例えば２２
ビツトからなり、それぞれオペレーションコードとデー
タ、アドレスまたはアドレス制御情報製置んでいる。プ
ログラムカウンタ２と命令ｌノジスタは１６ビツトのデ
ータバス（Ｄバス）２０に接続されている。

５．６はデータを格納するためのメモリ、７は汎用レジ
スタを示す。メモリ５，６は一方をランダムアクセス・
メモリ（ＲＡＭ）　、他方を読出し専用メモリ（ＲＯＭ
）とすることができる。また、それぞれのメモリは複数
個の／Ｊ％容量のＲＯＭあるいはＲＯＭの複合体であっ
てもよい。上記メモリは１６ビツトのデータを記憶し、
各データは選択回路８を介して１６ビツトのＸバス２１
あるいはＹバス２２に読出される。９，１０はそれぞれ
上記データメモリ５，７の下位アドレスを指定するレジ
スタ、１１．．１２は上記メモリの上位アドレスを指定
するレジスタである。尚、レジスタＪ１はＸバス２１．
に読出すべきデータの上位アドレスを、またレジスタ１
２はＹバス２２に読出すべきデータの上位アドレスまた
は汎用レジスタ７のアドレスを与えており、これらのレ
ジスタには命令レジスタ３からデータバス２３を介して
アドレス情報が与えられる。

１４はＸバス２１とＹバス２２から与えられる２つのデ
ータの積を算出し、結果をＰバス２４に出力する浮動小
数点演算型の乗算器であり、この乗算器は、後述するよ
うに２つの入力データＸ。

Ｙを保持するためのレジスタを含み、演算されない２つ
のデータＸ、ＹをそのままＸバス２５．Ｙバス２６番ご
出力する。

１５は浮動小数点演算型の加減算器であり、−１−記乗
算器１４の出力データＸ、、Ｙ、Ｐおよびデータバス２
０．２７のデータＤ、Ａを人力として演算を行ない、そ
の結果を累算器１−６に出力する。

１７は上記累算器１６にラッチされた浮動小数点データ
を２０ビツトのデータバス（Ａバス）２７に出力すると
共に、上記データを１６ビツトのデータに変換してＤバ
ス２０に出力するスイッチ回路、１８は上記乗算器］−
４および加減算器１５に接続され、こ′れらの演算結果
に関する状態コードを記憶する状態コードレスレジスタ
である。

３０はデータバス２０上の１−６ビツトのデータを外部
端子Ｄ０〜Ｄ１．に並列的に出力するための出力レジス
タ、３】は上記外部端子からの１．６ビツトデータをデ
ータバス２０に並列的に取り込むための入力レジスタで
ある。また３２は端子５ＩＥＮの入力パルスが“１″の
期間中に、端子５ＩＣＫの入力クロックに同期して端子
ＳＩからのシリアル入力データを取り込むための１６ビ
ツトのシフトレジスタ、３３は端子５ＯＥＮの入力パル
スが“１”の期間中に、端子５ＯＣＫの入力クロックに
同期して端子ＳＯにデータを直列的に出力するための１
６ビツトのシフトレジスタを示すに九ら２つのシフトレ
ジスタはそれぞれデータバス２０と１６ビツト並列接続
されている。

３５はプロセッサの動作状態を制御するレジスタ、３６
はリピート命令によりプロセッサに成る命令を繰り返し
て実行させる場合、その繰り返し回数がセットされるカ
ウンタ、３７はプロセッサの内部状態を示すステータス
・レジスタを示す。

レジスタ３５．３７の内容はそれぞれデータバス２０、
端子り、〜Ｄよ、を介して外部から書込み、読出しが可
能である。

４０はプロセッサ動作への割込みと入出力動作とを制御
するだめの制御回路であり、例えば端子５ＩＥＮ、５Ｏ
ＥＮの入力信号立上りでシフトレジスタ３２．３３を動
作可能とし、それぞれの信号の立下りでプログラムに割
り込みをかけ、また。

端子ＩＥへの入出力信号の立上りでレジスタ３０゜３１
を起動°し、その立下りでプログラムに割り込みをかけ
るよう動作する。４１は外部の制御装置（例えばマイク
ロコンピュータ）からの信号に応じ゛〔プロセッサ動作
を制御するファンクション制御回路であり、例えば端子
ＴＸＡＫからＤＭＡ転送モードの受ｖ！、信号、端子Ｒ
／Ｗから並列入出力データの転送方向を示す信号、端子
Ｃ８からこのプロセッサを外部装置が選択したことを示
す信号、端子ＴＥＳＴからテスト動作モードの指定信号
。

Ｒ５Ｔからリセット信号、端子Ｆ０−１から外部装置に
よる動作制御信号をそれぞれ受は取り、端子ＴｘＲＱか
ら並列データ転送要求信号を出力する。

端子Ｂｉｔ　　Ｉｌｏはデータを１ビットずつ入出力す
るための双方向入出力端子を示す。４２はクロックパル
ス発生回路であり、端子ｏＳＣを介して外部回路より基
本となるグロックを受は取り。

これに基づきプロセッサ動作に必要な各種の内部クロッ
クを発生し、また、端子５ＹＮＣにプロセッサの内部動
作と外部システムの同期用のクロックを出力する。

次に第２図、第３図、第４図により乗算器１４と加減算
器１５について更に説明する。

乗算器１４には、第２図に示す如くＸバス２１゜Ｙバス
２２の１６ビツトのデータが入力される。

これらのデータはメモリ５，６、汎用レジスタ７あるい
はデータバス２０から与えられる。第３図（Ａ）に示す
ように、これらのデータは下位４ビツトが指数部、上位
１２ビツトが仮数部があり、斜線を施して示したそれぞ
れの部分の最上位ビット、すなわち２３　、２１％の位
置にあるビットがサインビットとなっている。また、小
数点は２″と２１４との間にある。第２図に示す如く、
Ｘバス２】とＹバス２２から与えられた指数部データと
仮数部データは、それぞれレジスタ５１，５２゜５３お
よび５４に保持され、レジスタ５１．５２の指数部デー
タは加算回路５５によって加算され４ビツトの出力レジ
スタ５６を介してＰバス２４に出力される。一方、レジ
スタ５３．５４の仮数部データは、通常の固定小数点演
算の場合と同様の回路構成をもつ乗算回路５７に入力さ
れ５乗算結果は上位゛１６ビツトが出力１ノジスタ５８
を介してＰバス２４に出力される。つまり、乗算器１４
の演算出力は、第３図（Ｂ）に示す如く、下位４ビツト
の指数部と上位】６ビツｌ−の仮数部とからなる２０ビ
ツトのデータとなって加減算器〕５に入力される。尚、
レジスタ５２．５４の出力はＸバス２５に、またレジス
タ５１．．５３の出力はＹバス２６に送出され、それぞ
れ１６ビツトのデータとして加減算器１５に与えられる
。

第４図（Ａ）、（Ｂ）に本発明の実施例である加減算器
１５の構成を示す、第４図（Ａ）に示すように、加減算
器にはバス２０．２４〜２７を介して、データＤ、Ｐ、
Ｘ、、Ｙ、Ａが入力され、制御信号Ｓ工で指定された１
つのデータが選択される。

また、デー・りＡ、Ｘは選択回路６］に入力さノ１、制
′Ｈ信号Ｓ２で指定された１つのデータが選択される。

ここで入力データＤ、Ｘ、、Ｙはそれぞれ第３図（Ａ）
に示した１６ビツトデ・−夕である。後で述べるように
、これらの１６ビツトデータが指定されたとき、選択回
路６０．６１はこれらのデータを第３図（Ｂ）に示した
２０ピッＩ−データに変換して出力する楕成となってい
る。このビット変換は、入力データＤ、Ｘ、、Ｙが固定
小数点データが浮動小数点データかによって異なり、変
換動作は制御信号Ｓ、によって指定される。これによっ
て浮動小数点演算型の加減算器で固定小数点表示の入力
データも処理できるようになっている。尚。

制御信号Ｓ、、Ｓ２．Ｓ、・・・・・・・・・Ｓｎはプ
ログラム中の命令語に対応して制御回路４から出力され
る、選択回路６０からの出力データをβ（指数部βＥ、
仮数部βＨ）、選択回路６１からの出力データをα（指
数部αε、仮数部αＨ）とすると、指数部データαＥは
選択回路６２を介して比較回路６３に入力され、指数部
データβＥと大小比較される。また、二九らの指数部デ
ータαＥｌ　βＥはそれぞれ引算回路６４ど選択回路６
５にも入力される。

仮数部データαにはネゲート回路６６を介して選択回路
６７．６８に入力され、仮数部データ６問は直接選択回
路６７．６８に入力される。ネゲート回路６６は、この
実施例の場合、データαとβとの引算を゛加算器構成の
ＡＬＵ７５により実現するために設けられたものであり
、加算演算の場合にはデータαＨはネゲート回路を素通
りする。上記選択回路６５，６７．６８は、それぞれ比
較回１６６３の出力信号に応じて２つの入力のうちの一
方を選択する。選択回路６５の出力はラッチ回路７１に
、ｙ１択回路６７の出力はシフト回路６９を介してラッ
チ回路７２に、また選択回路６８の出力はラッチ回路７
３にそれぞれタイミング信号Ｃでラッチされる。引算回
路６４も一ヒ記比較回路６３の出力によって制御さ九、
比較結果に応じて入力αＥ、βＥの大きい方から小さい
方を引算するよう動作する。シフト回路６９は、選択回
路７０を介して得られる上記引算回路６４の出力に応じ
たビット数だけ、入力データを右方向にシフト動作する
。このシフ］・回路６９の動作は、選択回路７０に入力
されるもう一つのデータＥによっても制御でき、シフト
ビット数の選択は制御信号Ｓ７によって行なわれる。

ラッチ回路７２．７３の出力ｅＡＩ　ｅＢは、第４図（
Ｂ）に示すように、制御信号ｓＢで動作する固定小数点
演算型の加算器（ＡＩ□Ｕ）７５に入力され、加算結果
ｔＪＭは左方向シフト回路７６に与えられる。一方、ラ
ッチ回路７１の出力γは定数加算回路７７と、引算回路
７８の一方の入力端子に入力される。７９は加算器７５
の出力ｔＪ、を判定する零検出回路であり、補数表示で
与えられる加算器の出力ＸＪｓが正数の場合、ＴＪＭの
最上位にあるサインビットに続いたＩＪ　ＯＩｔビット
の連続個数をカウントする。Ｕ１４が負数の場合には、
上記サインビット・に続く“」″ビットの連続個数をカ
ウントする。上記零検出回路７９の出力θ１は、データ
の正規化およびオーバーフロ一対策のため設けられた出
力補正回路８０を介してシフト回路７Ｇに与えられ、こ
のシフト回路によるデ・−夕のシフトビット数を決定す
る。また１−，２零検出回路７９の出力Ｏ工は、引算回
路７８の他方の入力端子にも入力され、この引算回路の
出力Ｕｒ：、は出力補正回路８０を介して累算器１６の
指数部１６Ｘに入力される。、Ｆ配素算器１６の仮数部
１６Ｍには、出力補正回路８０において補正されたＬ記
シフト回路７６からの出力データ（、Ｍｌ　が入力され
る。

出力補正回路８０は、加算器７５から出力されるオーバ
ーフロー検出信号ＯＶＦと引算回路７８から出力される
アンダフロー検出信号Ｕ　Ｎ　Ｆとに応じて零検出回路
７９の出力Ｏ□と定数加算回路７７の出力０２とのいず
れかを選択する選択回路８１と、プログラムによる制御
信号Ｓ、に応じて上記選択回路８１の出力とプログラム
で与えられたデータＦとのいずれかをシフト回路７６に
シフ［・ビット数指示信号θとして与える選択回路８２
と、オーバーフロー信号ＯＶＦが“１″のとき引算回路
出力Ｕｐに１を加算し、この加算結果ＬＥにもオーバー
フローを生じたとき信号ＥＯＶＦを出力するインクリメ
ント回路８３と、上記インクリメント回Ｍ８３と累算器
１６の指数部１６Ｘとの間に挿入された指数部補正回路
８５と、シフト回路７６と上記素数器１６の仮数部１６
Ｍとの間に挿入された仮数部補正回路８７と、上記２つ
の補正回路８５．８７の動作を信号Ｕ　Ｎ　ＦおよびＥ
ＯＶＦに応じて制御する制御回路８９からなっている。

以上の構成からなる加減算器１５は次のように動作する
。

第４図（八）に示した２つの人力選択回路６１゜６０の
それぞれの出力α、βは浮動小数点表示のデータであり
、その値は次式で表わされる。

β＝βＨ・　２ 今、αＥ〉βＥの関係にある２つのデータα、βの加算
演算を行なう場合を仮定すると、加算結果Ｚは、 で与えられる。

比較回路６３はσＥとβＥの大小を比較し、選択回路６
５には大きい方の指数部データαＥを選択させ、選択回
路６７には、小さい方の指数部βＥと対応する仮数部デ
ータ篩を選択させ、選択回路６８には大きい方の指数部
αＥと対応する仮数部データαにを選択させ、引算回路
６４には大きい方の指数αＥから小さい方の指数βピを
引くよう制御信号を与える。加算演算の実行中は１選択
回路７０は引算回路６４からの出力（αＥ−βＥ）を選
択しており、シフト回路６９は選択回路６７の出力βＨ
を（αＥ−βＥ）ビットだけ右方向（下位ビット方向）
にシフ１−するよう動作する。この結り、ｅ＾＋ｅｓの
演算を行なった加算器７５の出力ＩＪＭは第（１）式の
仮数部を表わす。従って、この段階での演算値Ｚは次式
で示される。

を記指数値ＵＥに等しくなり、正規化の処理は次式で表
わすことができる。

零検出回路７９と左方向シフト回路７６は、加算器出力
ＵＮをその絶対値が最大となるように正規化するための
ものである。第５図（Ａ）！、：示す如く、零検出回路
７９によってデータＵＭのサインビットに続く（小数点
以下の）連続するＩＩ　Ｏ１１の個数０１を検出し、シ
フ１−・回路７６′ｃデータＵＮを０１ビツトだけ左側
（最上位ビット側）にシフトすれば、絶対値が最大の仮
数部データＬＨが得られる。ＵＮが負数の場合には、第
５図（Ｂ）の如く、連続する１”の個数だけシフトすれ
ばよい、この場合指数部データγについては、引算回路
７８によって（γ−Ｏ工）の演算を行ない、その出力Ｕ
Ｅを正規化された指数値とする７データＵＮにオーバー
フローが生じていなければ、インクリメント回路８３の
出力ＬＥは正規化された指数部のγの大きさを４ビツト
とすると、２の補数表示に、よってγが表わし得る値は
〔＋７（γΣ−８〕の範囲に制限される。従って上記仮
数部データの正規化の際、零検出回路の検出値θ、たけ
完全にデータＵＳを左方向にシフトしようとすると、指
数部側の（γ〜０１）の値が−８よりも小さくなり、引
算回路にアンダ・−フローを生ずる場合がある。このと
き、（γ−０１）の演算を行なう引算回路７８からは、
データのアンダーフローを示す信号（ボロー信号）　Ｘ
Ｊ　Ｎ　Ｆが発生される。

第４図（Ｂ）の回路では、上記信号Ｕ　Ｎ　Ｆが発生し
たとき、選択回路８１が入力θ□に代え“〔定数加算回
路７７の出力θ２を選択し、上記定数加算回路７７が指
数部のデータγに定数「８」を加えた値をデータθ、と
して出力するようにしである。

このようにすれば、例えばγの値が「−５」のときθ２
の値は「３」となるから、仮数部データＵＮのシフ１−
ビット数は３ビツトに制限され、指数部の正規化後の値
が最小値ｒ−８Ｊに留まる。

信号ＵＮＦが生じたとき指数部を「−８」にする操作は
、後で第９図で説明する指数部補正回路８５によって行
なわれる。

加算器７５の演算結果ＵＮに、第６図（Ａ）。

（Ｂ）に示す如くオーバーフローを生じた場合。

キャリー出力にデータの真の符号が表われ、サインビッ
トの位置に数値の最上位のビットが現われている。従っ
てこの場合には、オーバーフロー検出信号ＯＶＦによっ
て、選択回路８１と零検出回路７９の動作を停ｔｈさせ
、シフト回路７６に１ビット右シフト動作をさせ、イン
クリメント回路８３にＵａ　（＝ｙ）＋１の動作をさせ
、データ２を次式のように操作すればよい。

上記の操作を行なうシフト回路７６の１例を第７図に示
す、この回路は、シフトビット数指示データθの各ビッ
トθ、〜θ、に対応した８ビツトのシフタ７６１．４ビ
ツトのシフタ７６２．２ビツトのシフト７６３および１
ビツトのシフタ７６４からなり、各シフタのそれぞれの
信号ラインのスイッチＳＷ、〜ＳＷ０は、対応する制御
ビットθ。

〜０゜が１１１　ＩＩのとき下位ビット側の接点に接続
される。また、１ビツトシフタ７６４の各スイッチＳＷ
、は、オーバーフロー検出信号ＯＶＦが１１１　ＩＩの
とき上位ビット側の接点に接続され、サインビットの出
力線Ｌ１．がキャリー信号入力端子７６５と接続されて
、上述したデータの】ピッ１ル右シフト動作を実現する
。

第４図の回路で、加算器７５のオーバーフロー検出信号
ＯＶＦがＬｌ　１．１１となったとき、インクリメント
回路８３による（ｙ＋１）の演算結果にもオーバーフロ
ーが生ずる場合がある。この場合には、演算結果２　（
＝α＋β）にオーバーフローを生じたことを意味し、こ
のまま積和演算を続行すれば、累算器１６に得られる出
力データの絶対値は第８図（Ａ）の如く変化し、全く無
意味な値となる。

制御回路８９と補正回路８５．８７は５演算結果Ｚにｌ
記オーバ・−フローが生じたとき、第８図（Ｂ）に示す
ように出力データの絶対値を正あるいは負の最大値に固
定するよう動作する回路であり、その具体的な祷成例を
第９図に示す。

第９図においで、指数部補正回路８５は、入力ビットＬ
。−Ｌ、に対応した２人力ＡＮＤゲー１−８５０〜８５
３と２人力ＯＲゲート８６０〜・８６３からなり、各ビ
ット信号はこれらのゲートを介して累算器］、、　６　
Ｘ側に出力される。指数部データのサインビット■４．
が入力されるＡＮＤゲート８５３の他方の入力端子には
、インクリメント回路８３から出力されるオーバーフロ
ー検出信号ＥＯＶＦの反転信号が入力され、ＯＲゲート
８６３の他方の入力端子には引算回路７８からのアンダ
ーフロー検出信号ｔＪ　Ｎ　Ｆが入力されている。

また、データビットｒ、　、−・・Ｌ２の入力されるＡ
ＮＤゲー１−８５０−８５２のそれぞれの他方の入力端
子には信号ＵＮＦの反転信号が入力され、ＯＲゲート８
６０〜８６２の他方の入力端子には信号ＥＯＶＦが入力
されている。信号ＥＯＶＦとＵ　Ｎ　Ｆとは同時に１４
１．１１にはなり得ないため、指数部補正回路８５の出
力は、信号ＥＯＶＦが１４１　ＩＩのとき［０１１］、
、）　＝→−７となって指数部を最・人値にする。また
、信号ＵＮＦがｉａ　】−ｒ＋のときは（１，０００）
＝−８とり、前述の０−０２のときの指数値を満足する
。

一方、仮数部補正回路８７は、サインピッ１−Ｌｌ、を
そのまま出力し、データビット■、４〜Ｆ７．。

をそれぞれ２人力ＯＲゲート８７１〜８７Ｎ、２人力Ａ
ＮＤゲート８８１〜８８Ｎを介して出力するようになっ
ている。各ＯＲアゲ−−の他方の入力には制御回路８９
のＡＮＤゲー１−８９１の出力が与えられ、各Ａ、　Ｎ
　Ｄゲートの他方の入力端チには制御回路８９のＮＡＮ
Ｄゲート８９２の出力かり・えられている。信号ＥＯＶ
Ｆが１７１１＋のとき、仮敷部データが正の値、すなわ
ちサインピッｌ−Ｉ、！。

がｕ　ＯｐｔならばＡＮＤゲート８９１とＮＡＮＤゲー
ト８９２の出力が共に１″′となり補正回路８７の出力
は正の最大値（０１１，１・・・・・・・・・１１．）
となる、また、サインビットＬＩＳが＃　Ｉ　Ｉ＋なら
ば、ＮＡＮＤゲート８９２の出力が７′０”となるため
。

補正回路８７の出力は負の最大値ｃｉｏｏｏ・・・・・
００〕となる。信号ＥＯＶＦが“Ｏｎのとき、これらの
補正回路８５．８７は入力データＩ、Ｃ，Ｌ＋をそのま
まデータＬＥ’ｐＬＭ’　として出力する。

これらの出力データＬ　Ｅ”　ｐ　ＬＭ’は累算ｍ１６
゜スイッチ回路１７を介してＡバス２７に出力され、加
減算器１５の選択回路６１に帰還される。

以上の動作説明から、本発明の適用されたディジタル信
号処理プロセッサでは１乗算器１４と加減算器１８５が
それぞれ浮動小数点演算できることが判る。ここで、Ｘ
パス２１またはＹバス２２から乗算器１４へのデータ入
力および乗算器１−４またはＡバス２７から加減算器（
ＡＩ、Ｕ）１５へのデータ入力は、入力データのビット
数と受取り側回路のデルタピッ１へ数が一致しているた
め、第１０図（Ａ）、（Ｂ）に示す如く、データ間での
ビット位置の変更はない。しかしながら、Ｘパス２５、
Ｙバス２６．Ｄバス２０からの１６ビツトデータを加減
算器１５に取り込む場合には、仮数部データのビット数
が合わないため、加減算器の入力選択回路６０．６１に
おいて第１０図（Ｃ）に示す如く、仮数部入力データＭ
の下位に４ビツトに０”を追加する操作を必要とする、
また、累算器（ＡＣＣ）１６に得られた２０ビツトの加
減算器出力を１６ビツトのＤバス２０に出力する際には
、スイッチ回路１７において第１０図（Ｄ）に示す如く
、仮数部Ｍの下位４ビツトのデータを捨て、指数部４ビ
ツト、仮数部１２ビツトのデータに変換する操作を必要
とする。

本発明の適用されたディジタル信号処理プロセッサでは
上述したデータの変換動作を行なう入力選択回路６０．
６１および出力スイッチ回路１７を更に工夫し５プログ
ラムの指定によりプロセッサが固定小数点演算も実行で
きるようにしている。

固定小数点データｘ、ｙの乗剪は乗算器】４内の仮数部
データ乗算回路５７において行なわれる。

この場合は第１１図（Ａ）に示す如く、１６ビツトの入
力データＸ、Ｙのうち仮数部人力レジスタ５３．５４に
入る上位１２ビツトが有効データとして扱われる。一方
、固定小数点データの加減算の際には、プログラムでの
指定により加減算器１５内のシフト回路６９．７６のシ
フト動作を停止させ、この状態で得られた仮数部の演算
結果を利用する。シフト回路６９の動作停止は、固定小
数点データの演算命令が第４図（Ａ）のデータ線Ｅに数
値「０」のデータを与え、選択回路７ｏが上記データＩ
Ｅからの入力を選択するように制御信号Ｓ７を発生する
ようにすればよい。シフト回路７６の動作停止は、第４
図（Ｂ）のデータ線Ｆに数値「０」のデータを与え、選
択回路８２がｈ記データ線Ｆからの入力を選択するよう
制御信号Ｓ、を発生するようにすればよい。

上記固定小数点データの加減算において、乗算Ｊｌ１１
４またはＡバスから加減算器】、５７＼のデータ入力は
、第１１図（Ｂ）に示す如く、仮数部の１６ビツ１−の
データを浮動小数点演算の場合と同様に送り込めばよい
。Ｘパス、Ｙバス、Ｄバスからのデータ入力は、第１１
図（Ｃ）の如く、全ビットを仮数部に入れ、累算器（Ａ
ＣＣ）に得られた仮数部データは、第１１図（Ｄ）に示
す如く。

全ビットを°ＤＸパス２０出力される。

第１２図は上述したビット変換機能を備えた加減算器の
入力選択回路６０の具体例を示す。この回路図で、　Ｐ
、−Ｐ、、、　Ｙ、　〜Ｙ、、、　Ｄ、−Ｄ、、はそれ
ぞれＰバス２４．Ｙバス２Ｇ、Ｄバス２０からの入力デ
ータの各ビットを示し、これらのうち。

データＰの指数＃　ｐ　ａ〜Ｐ、はスイッチ６０１に入
力され、スイッチ６０１の４つの出力端子はスイッチ６
０３の端子Ｃ６〜Ｃ１に接続される。データＹ、Ｄの各
ピッ］・とデータＰの仮数部のビットｐ＜１＝ｐ１．は
スイッチ６０２に入力され、スイッチ６０２の」二位］
２ビットの出力端子はデータβの上位ビットの出力線β
７〜β４．に接続され、下位４ビツトの出力端子はスイ
ッチ６０３の端子０４〜Ｃ７およびスイッチ６０１の他
方の入力端子に接続されている。スイッチ６０３はデー
タβの下位ビットの出力線β。〜β３に接続される８個
の出力端子と、状態１１０　Ｆｌを与える４個の端子６
０４を備えている６６０５はプログラムの命令語に応じ
て制御回路４から与えられる制御信号Ｓ１．　Ｓ、に基
づいて、スイッチ６０１，６０２゜６０３＋７）駆動信
号６０　Ａ　、　６０　Ｂ　、　６０　Ｇを発生する論
理回路である。

制御信号Ｓ、１？選択すべきデ・−夕が指示されると５
信号６０Ａ、６０Ｂによってスイッチ６０１゜６０２が
動作し、データＰ、Ｙ、Ｄのいずれかが、選択される。

このとき、制御信号Ｓ、が浮動小数点演算を指示してい
れば、スイッチ６０３は、出力線β。〜β、を端子Ｃ６
−Ｃ５に、出力線β、〜β。

を端子Ｃ４〜Ｃ１（入力データＰが選択されている場合
）または端子６０４（入力データＹまたはＤが選択され
ている場合）に接続するよう動作する。

もし制御信号Ｓ２が固定小数点演算を指示していれば、
入力データに関係なく出力線β。〜β、が端子６０４に
、β、〜β、が端子Ｃ４〜Ｃ７に接続される。

第１３図はもう１つの入力選択回路６１の具体的な回路
構成を示す、この回路は、入力がＡバスとＸバスの２種
類となっている点を除いて第１２図と同様であり、説明
は省略する。

第１４図′は、累算器１６に接続されるスイッチ回路１
７の具体的な回路構成を示す。この回路において、累算
器からの２０ビツトの出力Ｇ、〜Ｇ、はスイッチ１７１
の入力端子に入力される７スイツチ１７１は、デ・−タ
バス２０の各信号線り、〜Ｄ□と接続された１６個の出
力端子を有し、入力端子と出力端子との接続は論理回路
１７２の出力信号１７Ａ、１７Ｂで制御される。プログ
ラムの命令による制御信号Ｓ、が浮動小数点演算を示す
場合、スイッチ１７１．は信号１７Ｂに制御されて出力
側の下位４ビツトの信号線り。−Ｄ、を人力信号線００
〜Ｇ３と接続し、固定小数点演算の場合にはＤ０〜Ｄ３
を６４〜Ｇ、に接続する−　（ｆｆ号１７Ａはデータバ
ス２０への上位ビットデータの出力を制御する。

本発明の適用された信号処理プロセッサによれば、上述
した固定小数点データあるいは浮動小数点データの演算
を行なえるだけでなく、浮動小数点形式で得られた演算
結果をプログラムの命令により固定小数点形式のデータ
に変換したり、その逆に固定小数点形式で学えられたデ
ータを浮動小数点形式のデータに変換して演すを行なう
こともできる。この機能は、信号処理プロセッサがデー
タバス２０と入力インタフェース３０〜３３を介して外
部装置とデータをやりとりする際に極めて好都合である
。何如から、信号処理プロセッサと接続される外部１！
鉦の多くは固定小数点表示形式でデータを扱っており、
もし上記信号処理プロセッサの浮動小数点演算結果がそ
のまま出力されるとすれば、プロセッサの外部にデータ
形式を変換するための特殊な装置を必要とすることにな
るからである。

浮動小数点表示から固定小数点表示への変換（以下、Ｆ
ＬＦＸと言う）は次のよ・うにして行なわれる。

先ず、累算器１．６に得られる浮動小数点表示のデータ
を Ａ＝αＨ・　２ 仮数部βＭ＝Ｏの値をもつデータｙｉ＝βＨ・２をデー
・−タメモリ５あるいは６の特定のアドレスに格納して
おく。このアト１／スはＦＬＦＸの命令語のアト１／ス
部と対応させておく６また、この命令語を実行したとき
、選択回路８が−１−記メモリから読出されたデータｙ
、をＹバス２２に出力し、選択回路６０が上記Ｙバスか
らの入力を選択し、選択回路６１がＡバス２７からの入
力を選択し５選択回路８２が入力データＦ　（＝　ｒｏ
」）を選択し、出力スイッチ１７が入力信号Ｇ４〜Ｇａ
ｇをデータバス２０に接続動作するよう、各種制御信号
を発生させる。

このようにしておくと、ＦＬＦＸの命令を実行した時２
つの浮動小数点データＡとｙｉとの間で演算が行なわれ
、累算器１．６には、 敷部の基準値どして正規化してあり、データバスり扱う
ことができる。

通常、内部演算結果Ａに対してβＥの最適値を正確に知
ることばできないので、βＥの値は若干大きめに選んで
おく方がよい。しかし、βＥの値をあまり大きくすると
、固定小数データの精度が低くなることに注意する必要
がある。上記ＦＬＦＸの実行の際、予めメモリに格納さ
れた変換用データｙ１の指数部βＥよりも演算結果Ｚの
指数部αＥの方が大きくなった場合は、式（６）の仮数
部オーバーフローを生ずる。この場合、前述した出力補
正回路８０の動作によって、固定小数点データの絶対値
を正あるいは負の最大値に固定させることができる。

一方、外部から与えられた固定小数点表示のデータを内
部で浮動小数点表示のデータに変換する動作は次のよう
にして行なえる。先ず、入力レジスタ３］、に°入力さ
れた固定小数点データを累算器１Ｇに転送する命令を実
行する。この命令では、データバス２０を介して選択回
路６０に与えられた１６ビツトの固定小数点表示データ
Ｄを、上記選択回路６０の動作により仮数部β阿にピッ
Ｉ・位置変換し１選択回路６７、シフト回路６９．ラッ
チ回路７２．加算器７５．シフト回路７６、補正回路８
７を介して累算器１６の仮数部１６Ｍに入力させる。こ
の場合、シフト回ｊ８６９，７６、加算器７５はそれぞ
れ入力データを素通りさせるよう制御される。

次に固定小数点表示から浮動小数点表示に変換（以下、
ＦＸＦＩ、と言う）する命令を実行する。

この命令実行時には、選択回路６１はＡバス２７から与
えられる累算器出力、すなわち上記した固定小数点デー
タＡを出力αＨ２αＥとして選択する。

また５選択回１６０は、ＦＸＦＬ命令のアドレス部で指
定されてメモリ５あるいは６がらＸバス２６に読出され
る変換用データｙ２を出力βに。

βＥとして選択する。この変換用データｙ２は、例えば
仮数部βとが零であり指数部βＥが値〔＋７〜−８〕の
範囲から選定されて成る基準値を持っている。他の命令
実行時と異なり、ＦＸＦＬ命令実行時には選択（ｉ［１
６２が入力βＥを選択するよう制御信号Ｓ４を発生させ
、比較回路６３の２つの入力を共にβＥとする。この場
合板数部の選択回路６７は入力αＨを、選択回路６８は
入力βＨを選択させる。また、制御信号Ｓ、により選択
回路７ｏに入力データＥ＝　ｒＯ」を選択させ、右方向
のシフト回路６９のデータシフト動作を抑える。

上記制御動作により、ラッチ回路７１．７２゜７３の出
力はγ＝βＥ＊　ｅＡ＝（ｔ　に、８Ｂ”Ｏとなる８デ
ータｅ＾とｅＢは加算器７５１−人力されその加算結果
ＵＮ（＝ＣＨ）は零検出回路７９と左方向のシフｉ−回
ｉ％７６の動作のもとに小数点位置が０．ビット移動し
、結果として で表わされる。データが累算器１６に得られる。

この式は、固定小数点表示のデータＡ−αＮが指数βε
を基準に正規化され、浮動小数点表示されたごとを意味
している。従って、命令Ｆ　Ｘ　Ｆ　Ｌで累算器１６に
得られた上記データを用いれば、以後の演算を浮動小数
点形式で行なうことができる。

尚、この実施例では入力レジスタ３１のデータ談−旦累
算器１６にセットした後、ＦＸＦＬ命令を実行したが、
固定小数点の入力データと変換用データｙ２をＸバス２
５とＤバス２０を利用して加減算器１５に入力すること
により、１つの命令で浮動小数点表示へのデータ変換を
行なλるよう設計することもできる。

本発明の適用されたディジタル信号処理プロセッサは上
述したように固定小数点、浮動小数点の画形式のデータ
を取扱え、しかも浮動小数点表示データの正規化の際に
指数部にアンダフローを生じた時、指数値を最小値に固
定した正規化操作が行なえるため、内部演算データの数
値が大きい場合には浮動小数点演算形式、小さい場合は
固定小数点演算形式に自動的に演算方式を切り換えるこ
とができ、極めて広いダイナミックレンジを得ることが
できる。

すなわち、実施例装置の如く加減算器の内部データが仮
数部１６ビツｈ、ｊＭ数部４ビットからなる場合、２つ
の補数表示で指数部γ〔（−７〜−・８〕の範囲の数値
を取り扱える。全ての演算を浮動小数点形式で処理する
と、ダイナミックレンジは第１５図に斜線を施こして示
した２−１〜２７となり、これはピッ１−数に換算する
と１５ビツト分に相当４″る。本発明によれば、演算デ
ータの仮数部に対する正規化ビット数Ｏが（γ−θ）く
−８の範囲にあるとき、正規化後の指数ＬＥを−８に固
定することによって、固定小数点演算に切換れるように
なっている。このため、第１５図に示す如く。

ダイナミックレンジは全体で３１ビツトとなり、固定、
浮動の一方のみを用いる場合に比較して取り扱える数値
の範囲が著しく広がる。

ディジタル信号処理プロセッサの実際の応用においては
、例えば次式で示す如く、ｍ回の積和演算を繰り返して
実行する場合が多い。

このような演算の場合、本発明の適用されたプロセッサ
によれば、乗算と加減算動作を並列的に進行させるパイ
プライン制御によって、データ処理効率を向上させ、変
速度での演算が可能となる。

第１６図は並列動作の１例を示すタイムチャートであり
命令サイクル２０１で先行フェッチされた命令Ａにより
、次のサイクル２０２でデータメモリからデータを読出
し、乗算器により演算を行なう。命令サイクル２０３で
は乗算結果と累算器のデ・−タ（Ａバス出力）との加減
算が実行され、演算結果はサイクル２０４で累算器に出
力される。

これら、４つのステップの動作は１ステツプずつずれて
各命令サイクルで繰り返され、所定回数ｍの積和演算が
完了したとき、命令Ｆにより演算結果Ｔがデータバス２
０に出力され、デー・タメモリ５あるいは外部回路に送
られる。

上記パイプライン制御によるプロセッサの並列動作は乗
算器１４と加減算器１５とを並列的に接続したこと、乗
算と加減算の各動作所要時間がバランスする位置にデー
タを１時的に保持するレジスタ（第４図ではラッチ回路
７１〜７２がこれに相当する）を配置したことにより可
能となっている。

第１７図は上記ディジタル信号処理プロセッサの応用例
を示ずゆここでは、プロセッサ１００をＡ／Ｄ変換器３
００とＤ／Ａ変換器３０１を介してアナログ回線に接続
し、ディジタルフィルタとして機能させる場合を示して
いる。

第１８図は、ディジタル信号処理プロセッサ１００を他
のデータ処理装置１０１１例えばｃ株）日立製作所のマ
イクロコンピュータＭＣ８６８００と組み合せ、端子Ｄ
ｌｌ−Ｄ７を介してデータの授受を行ない、データの処
理を２つの装置で分担できるようにしたシステム構成を
示す。このシステム構成は信号処理プロセッサ１００を
通信回線のモデム、あるいはエコーキャンセラー等に適
用する場合に適している。

【図面の簡単な説明】

第１図は本発明の適用されたディジタル信号処理プロセ
ッサの全体構成の１例を示すブロック図、第２図は乗算
器１４の詳細な構成を示す図、第３図（Ａ）、（Ｂ）は
それぞれ入力データと加；成算器１５の内部演算データ
のビット形式を説明するための図、第４図（Ａ）と（Ｂ
）は本発明の実施例の加減算器１５の詳細な構成を示す
図、第５図（Ａ）、（Ｂ）および第６図（Ａ、）、（Ｂ
）はシフト回路７６の動作を説明するための図、第７図
はシフト回路７６の１実施例を示す回路図、第８図（Ａ
）、ＣＢ）はデータオーバーフローについての説明図、
第９図は出力補正回路の１４部要素８５゜８７．８９の
具体的な回路構成を示す図、第】０図（Ａ）〜（Ｄ）は
上記信号処理プロセッサ各部における浮動小数点データ
の変化の様子を示す図。 第１１図（Ａ）〜（Ｄ）は固定小数点データの変化の様
子を示す図、第１２図は入力選択回路６０の具体的な回
路構成を示す図、第１３図は入力選択回路６１の具体的
な回路構成を示す図、第１４図は出力スイッチ回路１７
の具体的な回路構成に示す図、第１５図は本発明の適用
されたディジタル信号処理プロセッサのダイナミックレ
ンジを示す図、第１６図は上記プロセッサの動作の特徴
を説明するためのタイムチャート、第１７図および第１
８図はそれぞれ上記信号処理プロセッサの代表的な使用
形態をを示す図である。 箪２図 第 図 寥４図（Ａ） 蟇４ 図 早 図 十） Ｆ口」口η■η−■Ｖへ、ｅｔｒ ＣＢ） ＋） ロ■謬］■ロ謬−田ｉ−ｅ・ ｌ］囚回■刀アー田〜ｅ・ ［ト社止Ｊｎ−刊一閃！、トＺｓ 埠 図 十 困■圧覆■ロー田−ｃ・ ＣＢ） 口四霞刀囚７■」−目間〜。、ｃ４ ０Ｉ可７ＴＺＩＩ叶叶−匝〜Ｃｉ 第ｇ図 、４１１ｔ７＞ｌ罫」（り迅（７反＋１１１−ハレフロ
ーの石１正のｒ６　ｉ　１ｆｌＢや７１１０；Ｉｔ千？
月兵し１ｔ！ 第７５図

Claims (1)

1. 【特許請求の範囲】 １、２つの浮動小数点データの加算または減算を行なう
   加減算装置であって、 第１および第２の浮動小数点データからなる第１のデー
   タ対と、第３および第４の浮動小数点データからなる第
   ２のデータ対とを択一的に選択する手段と、 上記第１のデータ対の２つのデータの加減算を行なう手
   段と、 上記第３の浮動小数点データを固定小数点データに変換
   する手段とを有し、 上記第３の浮動小数点データの固定小数点データへの変
   換は、上記第４の浮動小数点データに応答して行なわれ
   ることを特徴とする加減算装置。 ２、上記第４の浮動小数点データはその仮数部の値が０
   であってかつ指数部の値が上記第３の浮動小数点データ
   の指数部の値よりも大であることを特徴とする特許請求
   の範囲第１項記載の加減算装置。 ３、上記変換によって得られる固定小数点データは、上
   記第３の浮動小数点データを上記第４の浮動小数点デー
   タの指数部の値に応答して正規化した仮数部の値である
   ことを特徴とする特許請求の範囲第１項または第２項記
   載の加減算装置。