JPH02224025A - コンピューターシステム - Google Patents
コンピューターシステムInfo
- Publication number
- JPH02224025A JPH02224025A JP1270136A JP27013689A JPH02224025A JP H02224025 A JPH02224025 A JP H02224025A JP 1270136 A JP1270136 A JP 1270136A JP 27013689 A JP27013689 A JP 27013689A JP H02224025 A JPH02224025 A JP H02224025A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- condition code
- sequence
- instructions
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
- G06F9/3863—Recovery, e.g. branch miss-prediction, exception handling using multiple copies of the architectural state, e.g. shadow registers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30072—Arrangements for executing specific machine instructions to perform conditional operations, e.g. using predicates or guards
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Devices For Executing Special Programs (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピューター命令実行及びコンバイソング
システムに関するものであり、且つ特に条件コード状態
の確立、後の条件コード依存命令の実行間に生じる待ち
時間命令に藺連するコンピュータープロセッサー、及び
コンバイリングシステム技術に関するものである。
システムに関するものであり、且つ特に条件コード状態
の確立、後の条件コード依存命令の実行間に生じる待ち
時間命令に藺連するコンピュータープロセッサー、及び
コンバイリングシステム技術に関するものである。
コンピューターアーキテクチャ−において、所与の命令
の実行の結果により、プロセッサーは特定の状態を維持
される。所与の動作の結果の概要は、条件コードとして
記憶され、且つ状態は条件コード状態と呼ばれる。条件
付き分岐により生じられる様なプログラムフローの変化
は、特定の条件マード状態でのテスト及び分岐によって
達成される。
の実行の結果により、プロセッサーは特定の状態を維持
される。所与の動作の結果の概要は、条件コードとして
記憶され、且つ状態は条件コード状態と呼ばれる。条件
付き分岐により生じられる様なプログラムフローの変化
は、特定の条件マード状態でのテスト及び分岐によって
達成される。
しかしながら、多くのコンピューターシステムは条件付
き分岐命令によるその条件コードの使用に対する条件コ
ードの設定間の固定遅延を被る。
き分岐命令によるその条件コードの使用に対する条件コ
ードの設定間の固定遅延を被る。
いくつかのコンピューターシステムにおいては、マシン
サイクル時間の増大、又はシステム停止の送り込みのい
ずれかにより時間が浪費される。いずれのアプローチも
、低下するシステム性能を安定させるために、条件コー
ドを持つための分岐命令を必要とする。バイブラインプ
ロセッサーは、いくつかの実行サイクルに分割される命
令を有し、その各サイクルは異なるシーケンシャルな時
間期間で完了され、且つ全てのこの様なパイプライン処
理された命令が最も能率的に実行する様に、部分的にオ
ーバーラツプする命令のサイクルを有する。パイプライ
ンプロセッサーは、プログラムフローが分岐命令によっ
て変更される時、特にペナルティ−を課される。このペ
ナルティ−を減じる技術として、命令（ｉ＋ｌ）により
条件コード状態で分岐する段階が、先の命令ｉによる命
令実行段階とオーバーラツプされる。しかしながら、こ
の作用は条件コードが命令ｉ＋２における使用のために
安定している間、命令（ｉ＋１）が条件コード状態を変
更しないために、１個のサイクルの条件コード固定遅延
をもたらす。条件コード固定は、その更新された状態を
使用する命令に関して、条件コード状態を変更する命令
間に（後の命令と呼ばれる）命令遅延がたった１つしか
存在しないという制限を課す。この制限は、コンパイラ
が命令を待ち時間命令として割当てないように抑制する
。その結果、有用な待ち時間命令を割当てることができ
ないためにプロセッサー性能が低下される。
サイクル時間の増大、又はシステム停止の送り込みのい
ずれかにより時間が浪費される。いずれのアプローチも
、低下するシステム性能を安定させるために、条件コー
ドを持つための分岐命令を必要とする。バイブラインプ
ロセッサーは、いくつかの実行サイクルに分割される命
令を有し、その各サイクルは異なるシーケンシャルな時
間期間で完了され、且つ全てのこの様なパイプライン処
理された命令が最も能率的に実行する様に、部分的にオ
ーバーラツプする命令のサイクルを有する。パイプライ
ンプロセッサーは、プログラムフローが分岐命令によっ
て変更される時、特にペナルティ−を課される。このペ
ナルティ−を減じる技術として、命令（ｉ＋ｌ）により
条件コード状態で分岐する段階が、先の命令ｉによる命
令実行段階とオーバーラツプされる。しかしながら、こ
の作用は条件コードが命令ｉ＋２における使用のために
安定している間、命令（ｉ＋１）が条件コード状態を変
更しないために、１個のサイクルの条件コード固定遅延
をもたらす。条件コード固定は、その更新された状態を
使用する命令に関して、条件コード状態を変更する命令
間に（後の命令と呼ばれる）命令遅延がたった１つしか
存在しないという制限を課す。この制限は、コンパイラ
が命令を待ち時間命令として割当てないように抑制する
。その結果、有用な待ち時間命令を割当てることができ
ないためにプロセッサー性能が低下される。
本発明は、コンパイラが任意の命令を待ち時間命令とし
て割当て、条件コードを設定または使用し得る命令を、
介入する待ち時間期間に充填し、それによってバイブラ
イン処理された命令を用いてプロセッサー性能を最大限
に改良し得る２組の条件コードを維持するための装置及
び方法を提供する。
て割当て、条件コードを設定または使用し得る命令を、
介入する待ち時間期間に充填し、それによってバイブラ
イン処理された命令を用いてプロセッサー性能を最大限
に改良し得る２組の条件コードを維持するための装置及
び方法を提供する。
ここに述べられる発明の特定の実施例において、待ち時
間命令の数は１であると仮定される。本発明によれば、
アーキテクチャ−はｃｕｒｒｅｎｔ、ｃｃ及びＮｅｘ
ｔ 、 ｃｃと呼ばれる２組の条件コードを支持する。
間命令の数は１であると仮定される。本発明によれば、
アーキテクチャ−はｃｕｒｒｅｎｔ、ｃｃ及びＮｅｘ
ｔ 、 ｃｃと呼ばれる２組の条件コードを支持する。
この状態変数は、両方の組の条件コードで表される。分
岐は全て、Ｃｕｒｒｃｎｔ、ｃｃに保持された条件コー
ドに関連する。ｃｕｒｒｅｎｔ、ｃｃは常にＮａｘｔ、
ｃｃから更新され、それはその命令のオプションで実行
命令から更新されてもよい。命令ｉの実行が完了すると
、Ｎｅｘｔ、ｃｅに維持された状態はｃｕｒｒｅｎｔ、
ｃｃに送られ、Ｎｅｘｔ、ｃｃに維持された状態は、現
在の命令実行を反映する様に選択的に更新される。その
時、命令が条件コードを変更しないならば、Ｎｅｘ ｔ
、 ｅｅは変えられないままであり、Ｃｕｒｒｅｎｔ
、ｃｅ状態がＮｅｘｔ、ｅｅ状態に等しくなる様に強制
する。
岐は全て、Ｃｕｒｒｃｎｔ、ｃｃに保持された条件コー
ドに関連する。ｃｕｒｒｅｎｔ、ｃｃは常にＮａｘｔ、
ｃｃから更新され、それはその命令のオプションで実行
命令から更新されてもよい。命令ｉの実行が完了すると
、Ｎｅｘｔ、ｃｅに維持された状態はｃｕｒｒｅｎｔ、
ｃｃに送られ、Ｎｅｘｔ、ｃｃに維持された状態は、現
在の命令実行を反映する様に選択的に更新される。その
時、命令が条件コードを変更しないならば、Ｎｅｘ ｔ
、 ｅｅは変えられないままであり、Ｃｕｒｒｅｎｔ
、ｃｅ状態がＮｅｘｔ、ｅｅ状態に等しくなる様に強制
する。
待ち時間命令又は後の命令ｉ＋１が完了すると、Ｎｅｘ
ｔ、ｃｃに維持された状態はＣｕｒｒｅｎｔ、ｅｃに送
られ、月つＮ１５Ｘ ｔ 、 ｃｅに維持された状態は
、現在の実行命令を反映する様に再度更新される。もし
次の又は第３の命令（ｉ ＋ ２ ）が非シーケンシャ
ル命令実行を生じる分岐又は他の命令であるならば、こ
の分岐はｅｕｒｒｅｎｔ、ｃｃに維持される条件コード
に基づく。
ｔ、ｃｃに維持された状態はＣｕｒｒｅｎｔ、ｅｃに送
られ、月つＮ１５Ｘ ｔ 、 ｃｅに維持された状態は
、現在の実行命令を反映する様に再度更新される。もし
次の又は第３の命令（ｉ ＋ ２ ）が非シーケンシャ
ル命令実行を生じる分岐又は他の命令であるならば、こ
の分岐はｅｕｒｒｅｎｔ、ｃｃに維持される条件コード
に基づく。
それ故に、本発明の装置及び方法により能率が上がり、
ここでは命令ｉにより状態を変えられたバイブラインプ
ロセッサーは、待ち時間命令ｉ＋１により変えられ、命
令ｔ＋２及びｉ＋３の実行にそれぞれ影響を及ぼす可能
性があり、この様な命令が条件コード状態に依存するな
らば、他の点で無用な待ち時間命令をより大きい組の動
作に作用可能にすることにより、システム性能を向上さ
せることになる。
ここでは命令ｉにより状態を変えられたバイブラインプ
ロセッサーは、待ち時間命令ｉ＋１により変えられ、命
令ｔ＋２及びｉ＋３の実行にそれぞれ影響を及ぼす可能
性があり、この様な命令が条件コード状態に依存するな
らば、他の点で無用な待ち時間命令をより大きい組の動
作に作用可能にすることにより、システム性能を向上さ
せることになる。
本発明による、これらの及び他の特徴は、図面と共に以
下の詳細な説明を解することにより、より良く理解され
るであろう。
下の詳細な説明を解することにより、より良く理解され
るであろう。
本発明によるシステムは、整数及び浮動小数点状態コー
ドの内の１つ、又は両方のためのバイブライン構造を提
供する。分岐動作述語は、整数及び浮動小数点分岐状態
部分に分割される。示された特定の実施例において、整
数プロセッサーは整数及び浮動小数点分岐述語の両方を
解釈する責任があり、且つ整数プロセッサーとは無関係
の整数状態コードを発生する。この維持された状態のコ
ピーが送られ、整数プロセッサー内に保持される。第１
図のプロセッサーにより受取られる命令は、プログラム
・カウンター１３０により与えられるキャッシュアドレ
ス信号ＰＣＳＲＣに応答して、命令フェッチ（ＩＦ）期
間中、命令キャッシュ１０２によりこの命令デコードレ
ジスター１０４に与えられる。実行ユニット１１０のフ
ァイルレジスター１１２は、命令デコードレジスター１
０４から命令を受取り、オペランドフェッチ（ＯＦ）期
間中、受取られた命令に応答して、オペランドＡ及びオ
ペランドＢを与える。実行レジスター１０Ｇが、命令デ
コードレジスター１０４に記憶された命令を受取り、且
つ記憶するのと実質的に同時に、オペランドＡ及びＢが
受取られ、且つレジスター１１４及び１１６に記憶され
る。演算論理装置（Ａ Ｌ Ｕ）１１８はオペランドＡ
及びＢを処理し、且つ信号がレジスター１２０及び１２
２にそれぞれ記憶された命令実行（ＩＥ）期間中、結末
及び条件コード信号を与える。Ａ Ｌ Ｕ １１８から
レジスター１２０及び１２２に信号を記憶するのと実質
的に同時に、命令が更新レジスター１０８に記憶される
。更新レジスターに記憶された命令は、書戻し実行（Ｗ
Ｅ）及びデータキャッシュ（ＤＣ）期間中に実行される
特定の命令で決定される様に、結果レジスター１２０に
現在記憶されている信号をどこに記憶するかを示すため
に、ファイルレジスター１１２により受承られてもよい
。代わりに、後の書戻しロード（ＷＬ）期間中に結果が
記憶されでもよい。
ドの内の１つ、又は両方のためのバイブライン構造を提
供する。分岐動作述語は、整数及び浮動小数点分岐状態
部分に分割される。示された特定の実施例において、整
数プロセッサーは整数及び浮動小数点分岐述語の両方を
解釈する責任があり、且つ整数プロセッサーとは無関係
の整数状態コードを発生する。この維持された状態のコ
ピーが送られ、整数プロセッサー内に保持される。第１
図のプロセッサーにより受取られる命令は、プログラム
・カウンター１３０により与えられるキャッシュアドレ
ス信号ＰＣＳＲＣに応答して、命令フェッチ（ＩＦ）期
間中、命令キャッシュ１０２によりこの命令デコードレ
ジスター１０４に与えられる。実行ユニット１１０のフ
ァイルレジスター１１２は、命令デコードレジスター１
０４から命令を受取り、オペランドフェッチ（ＯＦ）期
間中、受取られた命令に応答して、オペランドＡ及びオ
ペランドＢを与える。実行レジスター１０Ｇが、命令デ
コードレジスター１０４に記憶された命令を受取り、且
つ記憶するのと実質的に同時に、オペランドＡ及びＢが
受取られ、且つレジスター１１４及び１１６に記憶され
る。演算論理装置（Ａ Ｌ Ｕ）１１８はオペランドＡ
及びＢを処理し、且つ信号がレジスター１２０及び１２
２にそれぞれ記憶された命令実行（ＩＥ）期間中、結末
及び条件コード信号を与える。Ａ Ｌ Ｕ １１８から
レジスター１２０及び１２２に信号を記憶するのと実質
的に同時に、命令が更新レジスター１０８に記憶される
。更新レジスターに記憶された命令は、書戻し実行（Ｗ
Ｅ）及びデータキャッシュ（ＤＣ）期間中に実行される
特定の命令で決定される様に、結果レジスター１２０に
現在記憶されている信号をどこに記憶するかを示すため
に、ファイルレジスター１１２により受承られてもよい
。代わりに、後の書戻しロード（ＷＬ）期間中に結果が
記憶されでもよい。
プログラム・カウンター１３０は、選択された条件コー
ド（１２Ｂ）及びファイルレジスター１１２による実行
のためにデコードされている命令（１０４）に応答して
、ＰＣソース選択器１３４の動作をコント９−ルする分
岐選択論理１３２を含む。プログラム争カウンターやレ
ジスター１３Ｂは、キャッシュ１０２における次の命令
のアドレス差に対応する値（例えば１３８により与えら
れる８）だけゼロ増分されることにより増分され得る。
ド（１２Ｂ）及びファイルレジスター１１２による実行
のためにデコードされている命令（１０４）に応答して
、ＰＣソース選択器１３４の動作をコント９−ルする分
岐選択論理１３２を含む。プログラム争カウンターやレ
ジスター１３Ｂは、キャッシュ１０２における次の命令
のアドレス差に対応する値（例えば１３８により与えら
れる８）だけゼロ増分されることにより増分され得る。
各条件コードは、ゼロ（Ｚ）、ネガチブ（Ｎ）、オーバ
ーフロー（Ｖ）及びキャリー（Ｃ）を含む少なくとも４
個のシングルビット整数条件コード（ｅｅ）を含む。本
発明の特定の実施例において、６個の浮動小数点コード
、即ちノット・ア・ナンバー（ＮＡＮ） 、ゼロ（Ｚ）
、ネガチブ（Ｎ）、（１）インフィニティ、グラフィッ
クトリビアルアクセブト及びグラフィックトリビアルリ
ジェクトがある。浮動小数点分岐の述語フィールドは、
本発明と共に出願され、引用により援用された°分岐命
令に続く命令の選択的実行のための装置”と題される、
同時係属中の特例出願ＡＰＯＬＬ−１０８ＸＸに例示さ
れる様な浮動小数点分岐型式を３２個まで支持する。プ
ロセッサーステータスロード（ＩＰＳＷ）における条件
コードの場所は、以下の第１表に示される。本発明によ
るシステムもまた、条件コードを設定する命令と、条件
コード固定のための時間を与える様にその条件コードに
基づく分岐である命令（または非連続命令実行を生じる
他の命令）との間に、少なくとも１個の命令を無条件に
挿入するコンパイラを含む。挿入された命令も又、後の
分岐（テスト）命令により、基準のための条件コードを
設定し得るが、又は前に設定された条件コードを使用し
得る。条件コード状態は、整数プロセッサーステータス
ロングワードレジスター（ＩＰＳＷ）と呼ばれるレジス
ターに維持される。
ーフロー（Ｖ）及びキャリー（Ｃ）を含む少なくとも４
個のシングルビット整数条件コード（ｅｅ）を含む。本
発明の特定の実施例において、６個の浮動小数点コード
、即ちノット・ア・ナンバー（ＮＡＮ） 、ゼロ（Ｚ）
、ネガチブ（Ｎ）、（１）インフィニティ、グラフィッ
クトリビアルアクセブト及びグラフィックトリビアルリ
ジェクトがある。浮動小数点分岐の述語フィールドは、
本発明と共に出願され、引用により援用された°分岐命
令に続く命令の選択的実行のための装置”と題される、
同時係属中の特例出願ＡＰＯＬＬ−１０８ＸＸに例示さ
れる様な浮動小数点分岐型式を３２個まで支持する。プ
ロセッサーステータスロード（ＩＰＳＷ）における条件
コードの場所は、以下の第１表に示される。本発明によ
るシステムもまた、条件コードを設定する命令と、条件
コード固定のための時間を与える様にその条件コードに
基づく分岐である命令（または非連続命令実行を生じる
他の命令）との間に、少なくとも１個の命令を無条件に
挿入するコンパイラを含む。挿入された命令も又、後の
分岐（テスト）命令により、基準のための条件コードを
設定し得るが、又は前に設定された条件コードを使用し
得る。条件コード状態は、整数プロセッサーステータス
ロングワードレジスター（ＩＰＳＷ）と呼ばれるレジス
ターに維持される。
プロセッサーステータスロングワード（Ｉ ＰＳＷ）に
おける条件コードの位置は、以下の第１表に例示される
。
おける条件コードの位置は、以下の第１表に例示される
。
Ｎ＞ＺＣＪｃｔ：ｌ
整数条件コードを設定し得る命令に対して３つのクラス
がある。
がある。
■）条件コードを設定するレジスター・レジス９−命令
（ｒｒ、 ｃｃ）。ここでは計算された結果に基づいて
、実行ユニットが条件コードを指定する。
（ｒｒ、 ｃｃ）。ここでは計算された結果に基づいて
、実行ユニットが条件コードを指定する。
２）条件コードを設定する整数ロード命令（ｌｏａｄ。
ｃＣ）。ここではデータキャッシュインタフェースによ
り与えられる、入って来る結果から条件コードが発生さ
れる。１ｏａｄ、 ｃｃはｒｒ、 ｃｃに関して条件コ
ードを発生する様に、１個の追加サイクルをとる。
り与えられる、入って来る結果から条件コードが発生さ
れる。１ｏａｄ、 ｃｃはｒｒ、 ｃｃに関して条件コ
ードを発生する様に、１個の追加サイクルをとる。
３）条件コードバイブラインを更新する、プロセッサー
レジスターへの移動命令（ｓｔｐｒ、 １ｐｓｖ）。
レジスターへの移動命令（ｓｔｐｒ、 １ｐｓｖ）。
ｍｔｐｒ、 ５ｐｓｖは、ｒｒ、 ｅｅに関して条件コ
ードを発生する様に、１個の追加サイクルをとる。
ードを発生する様に、１個の追加サイクルをとる。
条件コードバイブラインは、第２図のブロック図１５０
に示される。Ｃｕｒｒｅｎｔ、ｃｃレジスター１２４は
、実行される（最後の命令−１）に関して整数条件コー
ドを保持し、Ｃｕｒｒｅｎｔ、ｃｃ選択マルチプレクサ
−１ｅｏからソースされる。Ｎｅｘｔ、ｃｃレジスター
１２２は、実行される（最後の命令）に関して整数条件
コードを保持し、且つＮｃｘｔ、ｃｃ選択マルチプレク
サ−１８２からソースされる。ｅｅ選択マルチプレクサ
−１６Ｂは、プログラムコントロールユニット１３０に
分岐条件コードを与え（第３図）、それらは命令ストリ
ーム方向を変えるために使用され、且ツｃｕｒｒｅｎｔ
、ｃｅ又はＮｅｘｔ、ｃｃレジスター１２４及び１２２
から選択的にソースされる。Ｎｅｘ Ｌ、 ｃｃ選択マ
ルチプレクサ−１６２は、整数条件コードのソースをＮ
ｅｘｔ、ｅｃレジスター１２２に与えるために使用され
、且つ実行ユニット（第１図の１１０）、ｌｏｇｄ
ｅｃレジスター１５４またはＩＩｔｐｒ ｔｐｓｗレ
ジスター１５６から選択的にソースされる。ｃｕｒｒｅ
ｎｔ、ｃｃ選択マルチプレクサ−１６０は、整数条件コ
ードのソースをＣｕｒｒｅｎｔ、ｃｃレジスター１２４
に与えるために使用され、且つＮｅｘｔ、ｃｃレジスタ
ー１２２．１ｏａｄ ｃｃレジスター１５４またはｍ
ｔｐｒ １ｐｓｖレジスター１５Ｂからソースされる
。ｌｏｇｄ ｅｃレジスター１５４は、１ｏａｄ。
に示される。Ｃｕｒｒｅｎｔ、ｃｃレジスター１２４は
、実行される（最後の命令−１）に関して整数条件コー
ドを保持し、Ｃｕｒｒｅｎｔ、ｃｃ選択マルチプレクサ
−１ｅｏからソースされる。Ｎｅｘｔ、ｃｃレジスター
１２２は、実行される（最後の命令）に関して整数条件
コードを保持し、且つＮｃｘｔ、ｃｃ選択マルチプレク
サ−１８２からソースされる。ｅｅ選択マルチプレクサ
−１６Ｂは、プログラムコントロールユニット１３０に
分岐条件コードを与え（第３図）、それらは命令ストリ
ーム方向を変えるために使用され、且ツｃｕｒｒｅｎｔ
、ｃｅ又はＮｅｘｔ、ｃｃレジスター１２４及び１２２
から選択的にソースされる。Ｎｅｘ Ｌ、 ｃｃ選択マ
ルチプレクサ−１６２は、整数条件コードのソースをＮ
ｅｘｔ、ｅｃレジスター１２２に与えるために使用され
、且つ実行ユニット（第１図の１１０）、ｌｏｇｄ
ｅｃレジスター１５４またはＩＩｔｐｒ ｔｐｓｗレ
ジスター１５６から選択的にソースされる。ｃｕｒｒｅ
ｎｔ、ｃｃ選択マルチプレクサ−１６０は、整数条件コ
ードのソースをＣｕｒｒｅｎｔ、ｃｃレジスター１２４
に与えるために使用され、且つＮｅｘｔ、ｃｃレジスタ
ー１２２．１ｏａｄ ｃｃレジスター１５４またはｍ
ｔｐｒ １ｐｓｖレジスター１５Ｂからソースされる
。ｌｏｇｄ ｅｃレジスター１５４は、１ｏａｄ。
ｃｃ命令実行に関して条件コード状態に保持する。
１ｔｐｒ １ｐｓｖレジスター１５Ｂは、ａｔｐｒ、
Ｉｐｓｖ命令実行に関Ｌｒ条件コード状態を保持する
。Ｉｐｓνレジスタ・−１５６は、過去の命令履歴に関
してバ４ブラインを先行させるために、条件コードバイ
ブライン（Ｃｕｒｒｅｎｔ及びｘｅｘｔ、ｅｅレジスタ
ー）の状態及び全ての必要な状態を表す。
Ｉｐｓｖ命令実行に関Ｌｒ条件コード状態を保持する
。Ｉｐｓνレジスタ・−１５６は、過去の命令履歴に関
してバ４ブラインを先行させるために、条件コードバイ
ブライン（Ｃｕｒｒｅｎｔ及びｘｅｘｔ、ｅｅレジスタ
ー）の状態及び全ての必要な状態を表す。
以下の説明では、唯一の条件コー ド更新ソ〜スＳ（実
行ユニット、１ｏａｄ〜ｅｅｉ／シスターまたは１、ｍ
ｔｐｒ Ｉｐｓｖレジスター）は、マシンサイクル毎
に条件コードバイブラインに送り込まれ得る。
行ユニット、１ｏａｄ〜ｅｅｉ／シスターまたは１、ｍ
ｔｐｒ Ｉｐｓｖレジスター）は、マシンサイクル毎
に条件コードバイブラインに送り込まれ得る。
しかしながら他の実施１り１は、γシンザイクル毎に多
重コード更新ソー・・・スを許容し得る。ｒｒ、ｅｅが
１ｏａｄ、 ｅｅまたはｌｌ１ｔｐｒ Ｉｐｓｖに続
くならば、命令コントロールハードウェアはｒｒ、 ｃ
ｃを１サイクルだけ停止させ、実行ユニット内で空サイ
クルを強制する。
重コード更新ソー・・・スを許容し得る。ｒｒ、ｅｅが
１ｏａｄ、 ｅｅまたはｌｌ１ｔｐｒ Ｉｐｓｖに続
くならば、命令コントロールハードウェアはｒｒ、 ｃ
ｃを１サイクルだけ停止させ、実行ユニット内で空サイ
クルを強制する。
レジスター・レジスター命令実行に対【７命令が実行さ
れると、 ＣＣ選択マルチプレクサ−はＮｅｘｔ。
れると、 ＣＣ選択マルチプレクサ−はＮｅｘｔ。
ｃｃｌ／シスターがＣ１，Ｊｒｒｅｎｔ、ｅｅレジスタ
ー・に条件付きでローディングされた状態で分岐条件コ
ードを与えるために、Ｎｅｘｔ、ｅｅレジスターを選択
する。
ー・に条件付きでローディングされた状態で分岐条件コ
ードを与えるために、Ｎｅｘｔ、ｅｅレジスターを選択
する。
Ｎｏｘｔ、ｅｅレジスターは、ａｈ条件コード（ｒｒ、
ｅｅ）を設定する有効命令が現行実行されているなら
ば１、実行ユニットから更新される。ニットがあるなら
ば、Ｎｅｘｔ、ｅｅ Ｉノジスクーは更新されない。も
しく条件コードを設定し得るか、又は設定できない）有
効命令が実行されているならば１、Ｃｕｒｒｅｎｔ、ｅ
ｅレジスターはＮｅｘｔ、ｅｅ ｂシスターから更新さ
れる。
ｅｅ）を設定する有効命令が現行実行されているなら
ば１、実行ユニットから更新される。ニットがあるなら
ば、Ｎｅｘｔ、ｅｅ Ｉノジスクーは更新されない。も
しく条件コードを設定し得るか、又は設定できない）有
効命令が実行されているならば１、Ｃｕｒｒｅｎｔ、ｅ
ｅレジスターはＮｅｘｔ、ｅｅ ｂシスターから更新さ
れる。
全ての命令は実行ユニットにサイクルを割当てられるが
、リソース停止、命令キャッシュミスなどにより、全て
のサイクルが命令を実行（、ているわｉ、ｌではない。
、リソース停止、命令キャッシュミスなどにより、全て
のサイクルが命令を実行（、ているわｉ、ｌではない。
実行コ４ユツト内に有効命令がないならば、Ｃｕｒｒｅ
ｎｔ、ｅｅ又はＮｅｘｔ、ｅｃレジスターのいずれも更
新されない。ｅｅ選択マルチブ１ノクサーはＮｅｘｔ、
ｅｅレジスターを選択する。
ｎｔ、ｅｅ又はＮｅｘｔ、ｅｃレジスターのいずれも更
新されない。ｅｅ選択マルチブ１ノクサーはＮｅｘｔ、
ｅｅレジスターを選択する。
１ｏａｄ、 ｅｅ命令に対ｌ−てＣＣ選択マルチプレク
サ−は、分岐条件を与えるためにＮｅｘｔ、ｅｅ Ｌ／
シスターを選択し、Ｎｅｘｔ、ｅｃレジスターは１ｏａ
ｄ、 ｃｃ！ノジスクーから更新され、且っＣｕｒｒｅ
ｎｔ、ｅｅレジスター・は１ｏａａ ｅｅＬ／ｅスタ
ーから条侑付きで更新される。
サ−は、分岐条件を与えるためにＮｅｘｔ、ｅｅ Ｌ／
シスターを選択し、Ｎｅｘｔ、ｅｃレジスターは１ｏａ
ｄ、 ｃｃ！ノジスクーから更新され、且っＣｕｒｒｅ
ｎｔ、ｅｅレジスター・は１ｏａａ ｅｅＬ／ｅスタ
ーから条侑付きで更新される。
１ｏａｄ、 ｅｅ命令は、ｃｃ状態を指定するため（７
二追加のサイクルをとるので、実行ユニットにより追加
命令が実行された可能性がある。それ故に、条件コード
バイブライン先回りは、１ｏａｄ ｅｅレジスターが
１ｏａｄ ｅｅレジスターを介して、６条件コードパ
イプラインに条件コード状態を与える準備をした時、追
加命令が実行されたかど・うかの関数である。この履歴
は、ＩＰＳＷのＲビットに維持される。実行ユニットに
より追加命令が実行された場合（この命令は条件コード
を設定し、得ないことに注目） 、Ｃｕｒｒｃｎｔ、ｅ
ｅレジスタ・−も又１ｏａｄ−，＝ｃ、ｅ Ｌ・シスタ
ーから更新される。この結果、Ｃｕｒｒｅｎｔ、ｅｅ及
びＮｅｘｔ、ｅｅレジスターの両方が、１ｏａｄ ｅ
ｅ ［／シスターから更新されることになる。２つの命
令が実行されているので（ｌｏａｄ、 ｅｅとその陰影
ン、条件コードバイブラインは−μ１ｏａｄ、 ｅｃ条
件コードが利用可能になると、これを反映するために２
つだ（］先行されなければならない。追加命令が実行さ
れていないならば、Ｎｅｘｔ、ｔ：ｅレジスターのみが
１ｏａｄ ｅｅｌノジスターから更新される。
二追加のサイクルをとるので、実行ユニットにより追加
命令が実行された可能性がある。それ故に、条件コード
バイブライン先回りは、１ｏａｄ ｅｅレジスターが
１ｏａｄ ｅｅレジスターを介して、６条件コードパ
イプラインに条件コード状態を与える準備をした時、追
加命令が実行されたかど・うかの関数である。この履歴
は、ＩＰＳＷのＲビットに維持される。実行ユニットに
より追加命令が実行された場合（この命令は条件コード
を設定し、得ないことに注目） 、Ｃｕｒｒｃｎｔ、ｅ
ｅレジスタ・−も又１ｏａｄ−，＝ｃ、ｅ Ｌ・シスタ
ーから更新される。この結果、Ｃｕｒｒｅｎｔ、ｅｅ及
びＮｅｘｔ、ｅｅレジスターの両方が、１ｏａｄ ｅ
ｅ ［／シスターから更新されることになる。２つの命
令が実行されているので（ｌｏａｄ、 ｅｅとその陰影
ン、条件コードバイブラインは−μ１ｏａｄ、 ｅｃ条
件コードが利用可能になると、これを反映するために２
つだ（］先行されなければならない。追加命令が実行さ
れていないならば、Ｎｅｘｔ、ｔ：ｅレジスターのみが
１ｏａｄ ｅｅｌノジスターから更新される。
１ｔｐｒ、 ｌｐｓｗ命令に対１〜て、ｅｅ選選択マ
ルチブレクー−ＣＬｉｒｒＯｎｊ、ｅｅｓ及びＮｃｘｔ
、ｃｃレジスターがｍｔｐｒ ｉｐｓｗレジスターか
ら無条件で更新された状態で分岐条件を与える様に、Ｎ
ｅｘｔ、ｅｃレジスターを選択する。即ち、Ｃｕｒｒｅ
ｎｔ、ｅｅレジスターはＩＰＳＷのＣｕｒｒｅｎｔ、Ｃ
Ｃ部分から更新され、且っＮｅｘＬ、ｃｃレジスターは
ＩＰＳＷのＮＱＸＬ、ＣＣ部分から更新される。ｅｅバ
イブラインを重ね書きするために、ｆｆ１ｔｐｒ、 Ｉ
ｐｓν命令が使用される。
ルチブレクー−ＣＬｉｒｒＯｎｊ、ｅｅｓ及びＮｃｘｔ
、ｃｃレジスターがｍｔｐｒ ｉｐｓｗレジスターか
ら無条件で更新された状態で分岐条件を与える様に、Ｎ
ｅｘｔ、ｅｃレジスターを選択する。即ち、Ｃｕｒｒｅ
ｎｔ、ｅｅレジスターはＩＰＳＷのＣｕｒｒｅｎｔ、Ｃ
Ｃ部分から更新され、且っＮｅｘＬ、ｃｃレジスターは
ＩＰＳＷのＮＱＸＬ、ＣＣ部分から更新される。ｅｅバ
イブラインを重ね書きするために、ｆｆ１ｔｐｒ、 Ｉ
ｐｓν命令が使用される。
ｍｔｐｒ、 Ｉｐｓｖ命令に対して、ｅｃ選択マルチプ
レクサ−はＣｕｒｒｅｎｔ、ｅｃ及びＮｅｘＬ、ｅ（Ｈ
レジスターがＩＰＳＷ状態のｚｔｐｒ ｉｐｓν１／
シスターから無条件で更新された状態で、分岐条件を与
える様に、Ｃｕｒｒｅｎｔ 、ｅｃレジスターを選択す
る。即ち、ｃｕｒｒｅｎｔ、ｃｅレジスターは、ＩＰＳ
ＷのＣｕｒｒｅｎｔ、ｃｅ線部分ら更新され、且つＮｅ
ｘｔ、ｅｅレジスターはＩＰＳＷのＮｅｙ＋ｔ、ＣＣ部
分から更新される。条件コードバイブラインを重ね書き
するために、＋１ｌｔｐｒ。
レクサ−はＣｕｒｒｅｎｔ、ｅｃ及びＮｅｘＬ、ｅ（Ｈ
レジスターがＩＰＳＷ状態のｚｔｐｒ ｉｐｓν１／
シスターから無条件で更新された状態で、分岐条件を与
える様に、Ｃｕｒｒｅｎｔ 、ｅｃレジスターを選択す
る。即ち、ｃｕｒｒｅｎｔ、ｃｅレジスターは、ＩＰＳ
ＷのＣｕｒｒｅｎｔ、ｃｅ線部分ら更新され、且つＮｅ
ｘｔ、ｅｅレジスターはＩＰＳＷのＮｅｙ＋ｔ、ＣＣ部
分から更新される。条件コードバイブラインを重ね書き
するために、＋１ｌｔｐｒ。
ｌｐｓｗ命令が使用される。
例外トラットエントリーで、条件コードバイプラ・イン
は、実行される最後の２つの命令の状態を反映する。命
令ｉ−１及び１が実行される最後の２つの命令ならば、
Ｃｕｒｒｅｎｔ、ｃｃレジスターは命令ｉ−１で更新さ
れた条件コード状態を反映し、且つＮｅｘｔ、ｃｃレジ
スターは、命令１で更新された条件コード状態を反映す
る。例外からの復帰の同条件コードバイブラインは先行
できなくなる。例外から復帰した後の最初の命令が実行
ユニットに到達するまで、条件コードパイプラインは先
行しない。これは、例外からの復帰に続く第２のサイク
ルに等しいことを示す。例外復帰からの第１のサイクル
の間、ｃｃ選択マルチプレクサ−は、Ｃｕｒｒｅｎｔ、
ＣＣレジスターを選択する。例外復帰からの第２のサイ
クルの間、ｃｃ選択マルチプレクサ−は、Ｎｅｘｔ、ｃ
ｃレジスターを選択する。第３のサイクルから、ｃｃ選
択マルチプレクサ−はＮｅｘｔ、ｃｃレジスターを選択
する。
は、実行される最後の２つの命令の状態を反映する。命
令ｉ−１及び１が実行される最後の２つの命令ならば、
Ｃｕｒｒｅｎｔ、ｃｃレジスターは命令ｉ−１で更新さ
れた条件コード状態を反映し、且つＮｅｘｔ、ｃｃレジ
スターは、命令１で更新された条件コード状態を反映す
る。例外からの復帰の同条件コードバイブラインは先行
できなくなる。例外から復帰した後の最初の命令が実行
ユニットに到達するまで、条件コードパイプラインは先
行しない。これは、例外からの復帰に続く第２のサイク
ルに等しいことを示す。例外復帰からの第１のサイクル
の間、ｃｃ選択マルチプレクサ−は、Ｃｕｒｒｅｎｔ、
ＣＣレジスターを選択する。例外復帰からの第２のサイ
クルの間、ｃｃ選択マルチプレクサ−は、Ｎｅｘｔ、ｃ
ｃレジスターを選択する。第３のサイクルから、ｃｃ選
択マルチプレクサ−はＮｅｘｔ、ｃｃレジスターを選択
する。
上記作用を示す条件表（第２ないし６表）は、以下の通
りである。
りである。
コード・シーケンス
１：ｒｒ、ｃｃ
１＋１ ： ｒｒ、 ｃｃ
１＋２ ： ｔｙｃｃｏｎｄ＞ｔａｒ１１＋３ ： ｂ
ｃｃｏｎｄ〉ｔａｒ２ 第 表 ＲＲ／ＲＲ，ｃｃ命令実行９．。
ｃｃｏｎｄ〉ｔａｒ２ 第 表 ＲＲ／ＲＲ，ｃｃ命令実行９．。
コード０シーケンス
ｆ：ｒｒ、ｃｃ
１＋１：ｒｒ
１＋２ ： ｂｃｃｏｎｄ＞ｔａｒ１
１＋８ ： ｂ−ｃｃｏｎｄ〉ｔａｒ２コードやシーケ
ンス ｉ ： １ｏａｄ、 ｃｃ １＋１ ： ｒｒ １＋２ ： ｂｃｃｏｎｄ＞ｔａｒｔ １＋３ 目ｙｃｃｏｎｄ＞ｔａｒ２ 第 表 第 表 例外作用、、。
ンス ｉ ： １ｏａｄ、 ｃｃ １＋１ ： ｒｒ １＋２ ： ｂｃｃｏｎｄ＞ｔａｒｔ １＋３ 目ｙｃｃｏｎｄ＞ｔａｒ２ 第 表 第 表 例外作用、、。
トラップ入口
例外作用、、。
トラップ出口
コード・シーケンス
１：ｒｒ、ｅｅ
１４−１ ： ｒｒ、 ｃｅ
１＋２ ： ｔｙｃｅｏｎｄ＞ｔａｒｔ１＋３ ： ｂ
ａ−ｃｏｎｄ＞ｔａｒ２ここではトラップ １及びｉ４□ｉ完了８．。
ａ−ｃｏｎｄ＞ｔａｒ２ここではトラップ １及びｉ４□ｉ完了８．。
コード・シーケンス
ｌ ：
ｉ＋１＝
１＋２ ： ｂ〈Ｃｏｎｄ＞ｔａｒ１
１＋３ ： 障ｎｄ＞ｔａｒ２
復帰戊、６
条件表の定義は以下の通りである。
命令フェッチ（ＩＦ）
命令フェッチ段階には、命令キャッシュから次の命令を
フェッチする責任がある。このサイクルの間、ＩＰがフ
ェッチされるべき後の命令の仮想ＰＣアドレスを与えて
いる。
フェッチする責任がある。このサイクルの間、ＩＰがフ
ェッチされるべき後の命令の仮想ＰＣアドレスを与えて
いる。
オペランドフェッチ／命令デコード（ＯＦ）オペランド
フェッチ及び命令デコー ド段階は、命令をデコード１
．且つ必要なオペランド及びコントロールを実行ユニッ
トに送る責任がある。整数Ｌノジスターファイルオベラ
ンドは、この段階でフェッチされる。マクロ分岐命令に
対して、この段階はフェッチされるべき次の命令の分岐
ターゲットアドレス、又は次のシーケンシャルアドレス
を与える。
フェッチ及び命令デコー ド段階は、命令をデコード１
．且つ必要なオペランド及びコントロールを実行ユニッ
トに送る責任がある。整数Ｌノジスターファイルオベラ
ンドは、この段階でフェッチされる。マクロ分岐命令に
対して、この段階はフェッチされるべき次の命令の分岐
ターゲットアドレス、又は次のシーケンシャルアドレス
を与える。
命令実行（ＥＸ）
命令実行段階には、命令を実行する責任がある。
メモリー基準命令に対］２て、この段階は有効アドレス
を計算する。
を計算する。
書戻し実行結果（ＷＥ）
書戻し実行段階は、計算された実行ユニット結果を、整
数レジスターファイルに書戻ず。
数レジスターファイルに書戻ず。
データキャッシュアクセス（ＤＥ）
データキャッシュアクセス段階は、メモリー基準命令の
ためのデー、クキャッシュをアクセスする責任がある。
ためのデー、クキャッシュをアクセスする責任がある。
記憶動作のために、この段階はブタキャッシュにデータ
を送る。ロード動作のために、この段階はデータキャッ
シュからデータを受取る。メモリー基準命令のみがこの
段階を有する。
を送る。ロード動作のために、この段階はデータキャッ
シュからデータを受取る。メモリー基準命令のみがこの
段階を有する。
書房１７０−ド結果（ＷＬ）
書戻しロード結果段階は、整数レジスターファイルにロ
ードデータを書き込む責任がある。メモリー基準命令の
みがこの段階を有する。
ードデータを書き込む責任がある。メモリー基準命令の
みがこの段階を有する。
本発明に従っ゛Ｃプロセッサー内で実行されるべき命令
は、第３図のプログラムコントロールユニットブロック
図１．３０のプログラム・カウンターソースバス（ＰＣ
５ＲＣ）１５２より与えられるアドレス信号のシーケン
スに従って、命令キＰツシュ１０２、メモリー又は他の
命令記憶装置（図示せず）から与えられる。リード１５
２上のアドレス信号は、プログラム番カウンター・マル
チプレクサ−１３４Ａにより選択的に与えられ、それは
分岐選択論理エレメント１５８により与えられるコント
ロール信号により、種々のソースからプログラム・カウ
ンター信号を選択する。命令トラップ条件が呼び出され
ると、トラップアドレスがトラップユニット１６０によ
り与えられ、且つトラップ選択信号１６２により選択さ
れる。同様に分岐型信号１Ｂ４により、分岐選択論理１
５８及びマルチプレクサ−１８４Ａが、レジスターファ
イルＡバート１、又は３６ビツト加算器１７６のいずれ
かから信号を選択し得る。第２図の条件コードバイブラ
イン１５０は、分岐条件コードを分岐発生コントロール
論理１７４に与える。プログラム・カウンター・マルチ
プレクサ−１３４Ａは、１７８上の変位と１８０上の減
分プログラム・カウンター信号との合計からの結果をア
ドレス上に与える加算器１７８からアドレス信号を選択
的に受取り、それは取られる分岐の先行場所に関連する
。さらなる例として、分岐を取った後プログラム拳カウ
ンターΦアドレスが、フェッチレジスター１３Ｂにより
記憶され、且つ増分プログラム・カウンター信号をマル
チプレクサ−１５８に与える様に、命令レジスター・コ
ントロール信号を受取って加算器１３８により条件付き
で増分される。
は、第３図のプログラムコントロールユニットブロック
図１．３０のプログラム・カウンターソースバス（ＰＣ
５ＲＣ）１５２より与えられるアドレス信号のシーケン
スに従って、命令キＰツシュ１０２、メモリー又は他の
命令記憶装置（図示せず）から与えられる。リード１５
２上のアドレス信号は、プログラム番カウンター・マル
チプレクサ−１３４Ａにより選択的に与えられ、それは
分岐選択論理エレメント１５８により与えられるコント
ロール信号により、種々のソースからプログラム・カウ
ンター信号を選択する。命令トラップ条件が呼び出され
ると、トラップアドレスがトラップユニット１６０によ
り与えられ、且つトラップ選択信号１６２により選択さ
れる。同様に分岐型信号１Ｂ４により、分岐選択論理１
５８及びマルチプレクサ−１８４Ａが、レジスターファ
イルＡバート１、又は３６ビツト加算器１７６のいずれ
かから信号を選択し得る。第２図の条件コードバイブラ
イン１５０は、分岐条件コードを分岐発生コントロール
論理１７４に与える。プログラム・カウンター・マルチ
プレクサ−１３４Ａは、１７８上の変位と１８０上の減
分プログラム・カウンター信号との合計からの結果をア
ドレス上に与える加算器１７８からアドレス信号を選択
的に受取り、それは取られる分岐の先行場所に関連する
。さらなる例として、分岐を取った後プログラム拳カウ
ンターΦアドレスが、フェッチレジスター１３Ｂにより
記憶され、且つ増分プログラム・カウンター信号をマル
チプレクサ−１５８に与える様に、命令レジスター・コ
ントロール信号を受取って加算器１３８により条件付き
で増分される。
当業者によって成される代用及び変更は、本発明の範囲
内にある、例えば本発明によるプロセス内の介入段階の
付加、及び本発明による構造に例示される様な命令パイ
プライン内のレジスターの付加は、本発明の範囲内にあ
る。更に、分岐陰影命令を選択的に実行するために、こ
こに述べられた命令又はコードのフォーマットに対する
変更も又、本発明の範囲内にあると考えられ、特許請求
の範囲による以外は、限定されるべきではない。
内にある、例えば本発明によるプロセス内の介入段階の
付加、及び本発明による構造に例示される様な命令パイ
プライン内のレジスターの付加は、本発明の範囲内にあ
る。更に、分岐陰影命令を選択的に実行するために、こ
こに述べられた命令又はコードのフォーマットに対する
変更も又、本発明の範囲内にあると考えられ、特許請求
の範囲による以外は、限定されるべきではない。
第１図は、本発明に従った装置の一実施例のブロック図
である。 第２図は、第１図の実施例の条件コードバイブラインの
、より詳細な図である。 第３図は、第１図の実施例に従ったプロセスコントロー
ルユニットの、より詳細な図である。 フｂ／）′５ムコ兆ｎ−）１ユニ・すに外１名 手続補正書 く方式〉 平成２年３月 ！ 日
である。 第２図は、第１図の実施例の条件コードバイブラインの
、より詳細な図である。 第３図は、第１図の実施例に従ったプロセスコントロー
ルユニットの、より詳細な図である。 フｂ／）′５ムコ兆ｎ−）１ユニ・すに外１名 手続補正書 く方式〉 平成２年３月 ！ 日
Claims (3)
- （１）アドレス信号の選択的に与えられたシーケンスに
従って、シーケンスプログラム命令を与えるための手段
を備えるプログラム可能コンピューターであって、ここ
ではプログラム記憶手段内の選択された連続する場所が
、条件コードの変化を可能にする少なくとも１個のプロ
グラム命令を有する、シーケンスで実行されるべきプロ
グラム命令を含み、 前記連続するプログラム命令が、前記条件コードに影響
を及ぼす前記プログラム命令に続く少なくとも２つの場
所のオフセットを有する条件コード応答命令を更に含み
、 条件コード応答手段を含む、前記プログラム命令のシー
ケンスに従ってデータを処理するための手段を備え、こ
こでは前記連続するプログラム命令が、予め定められた
アドレスシーケンスと前記条件コード応答手段の状態と
に従って実行される、プログラム可能コンピューター。 - （２）命令のプログラム可能シーケンスを実行する方法
であって、 アドレス信号の選択的に与えられたシーケンスに従って
、プログラム命令のシーケンスを与える段階を備え、前
記プログラム命令のシーケンスが実行される時、条件コ
ードの状態を設定する少なくとも１個のプログラム命令
を備え、 前記条件コードに影響を及ぼす前記命令に続く少なくと
も２つの場所のオフセットを有する前記プログラム命令
のシーケンスで、条件コード応答命令を与える段階と、 アドレス信号の予め定められたシーケンスと前記条件コ
ードの状態とに従って、前記プログラム命令のシーケン
スを実行する段階とを備える方法。 - （３）コンピュータープログラムをコンパイルする方法
であって、 より高いレベルのプログラムコマンドに従って連続する
シーケンスでマシンコード命令を与える段階と、 前記連続するシーケンスで条件コードの状態を争うマシ
ンコード命令を与える段階と、 条件コードの状態をコントロールする前記マシンコード
命令に続く少なくとも２個のマシンコード命令のシーケ
ンシャルオフセットで、前記条件コードに応答するマシ
ンコード命令を与える段階とを備える方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US25934588A | 1988-10-18 | 1988-10-18 | |
| US259345 | 1988-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224025A true JPH02224025A (ja) | 1990-09-06 |
| JP3120152B2 JP3120152B2 (ja) | 2000-12-25 |
Family
ID=22984558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01270136A Expired - Lifetime JP3120152B2 (ja) | 1988-10-18 | 1989-10-17 | コンピューターシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5193157A (ja) |
| EP (1) | EP0365188B1 (ja) |
| JP (1) | JP3120152B2 (ja) |
| DE (1) | DE68927218T2 (ja) |
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